Thiết kế ASIC cho bộ lọc FIR công suất thấp

Tóm tắt: Luận văn này trình bày các vấn đề liên quan đến bộ lọc FIR công suất thấp bằng quy trình thiết kế vi mạch số sử dụng công nghệ CMOS 90NM, và CMOS 65NM áp dụng thuật toán Multiple Constant Multiplication (MCM), Shift Bit Adder/Multiplier (SBAM) và bộ nhân vedic kết hợp với cộng ripple carry adder (Vedic and RCA). Trong báo cáo này, Chương 3 được trình bày tổng quan lý thuyết bộ lọc FIR và một số thuật toán để áp dụng trong quá trình thiết kế ASIC để tối được công suất cho bộ lọc FIR. Chương 4, trình bày về thiết kế RTL bằng ngôn ngữ Verilog. Chương 5, trình bày về quy trình thiết kế Synthensic. Chương 6, trình bày về kiểm tra RTL code trước khi mô phỏng Design Complier, chương 7 là mô phỏng Design Compiler và kết báo cáo cell, diện tích mạch, thời gian trễ, và công suất hoạt động của mạch. Chương 8, là chương cuối cùng để kết luận và hướng phát triển lương lai của bài luận văn này. Luận văn đã thực hiện thành công mô phỏng bộ lọc FIR với tín hiệu vào là rời rạc đã được kiểm tra trên ModelSim, Matlab và mô phỏng vi mạch số bằng phần mềm Synopsys tool sử dụng bộ cộng ripple carry adder và bộ nhân vedic kết hợp với D Flip– Flip để tạo trễ và tiêu thụ năng lượng thấp. Mô phỏng thực hiện trên thư viện vi mạch số 90NM CMOS TSMC 1P6M cho hiệu suất 96% có khả năng lọc tín rơi rạc, tín hiệu chuỗi, và tín hiệu véc tơ mảng rất là tốt bởi bộ lọc FIR này, về điện áp thiết kế là 1.6V và tần số thiết kế ASIC cho bộ lọc là 100MHz có clock chù kỳ là 10ns

ĐẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN - ĐIỆN TỬ Bộ MÔN ĐIỆN TỬ 0O0 CHHOEUNG YEAN THIẾT KẾ ASIC CHO BỘ LỌC FIR CÔNG SUẤT THẤP Chuyên ngành: Kỹ thuật điện tử Mã ngành: 60520203 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, THÁNG NĂM 2019 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA - ĐHQG - HCM Cán hướng dẫn khoa học: TS Truông Quang Vinh Cán chấm nhận xét 1: TS Bùi Trọng Tú Cán chấm nhận xét 2: TS Nguyễn Minh Sơn Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 05 tháng 07 năm 2019 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: (Ghi rõ họ, tên, học hàm, học vị Hội đồng chấm bảo vệ luận văn thạc sĩ) PGS TS Hoàng Trang TS Bùi Trọng Tú TS Nguyễn Minh Sơn TS Trần Hoàng Linh TS Nguyễn Lý Thiên Trường Xác nhận Chủ tịch Hội đồng đánh giá LV Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chữa (nếu có) CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH CỘNG HỊA XÃ HỘI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC BÁCH KHOA Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ I Họ tên học viên: CHHOEUNG YEAN MSSV: 1678001 Ngày, tháng, năm sinh: 12/11/1987 Nơi sinh: Campuchia Chuyên ngành: Kỹ thuật Điện tử Mã sô: 60520203 TÊN ĐỀ TÀI: Thiết kế ASIC cho lọc FIR công suất thấp II NHIỆM VỤ VÀ NỘI DUNG: - Nghiên cứu phương pháp tối ưu công suất dành cho lọc FIR Từ chọn giảm cơng suất phù hợp với điều kiện công nghệ CMOS Việt Nam - Khảo sát cấu hình lọc FIR cơng suất độ trễ thấp Để xuất cấu trúc lọc FIR khối chức lọc FIR - Nghiên cứu, thiết kế sơ đồ nguyên lý tính tốn thơng số lý thuyết khối chức lọc FIR - Mơ tồn hệ thống Matlab Simulink ModelSim - Thiết kế ASIC cho lọc FIR Synopsys tool sử dụng công nghệ CMOS 90NM III NGÀY GIAO NHIỆN VỤ: 20/08/2019 IV NGÀY HOÀN THÀNH NHIỆM VỤ: 02/06/2019 V CÁN Bộ HƯỚNG DẪN: TS Trương Quang Vinh Tp.HCM, ngày tháng năm 2019 CHỦ NHIỆM Bộ MÔN CÁN Bộ HƯỚNG DẪN TRƯỞNG KHOA Luận văn thạc sĩ GVHD: Trương Quang Vinh LỜI CẢM ƠN Được phân công nhà trường, khoa điện - điện tử đồng ý giáo viên hướng dẫn TS Trương Quang Vinh, em thực luận văn thạc sĩ chuyên ngành kỹ thuật điện tử với đề tài “Thiết kế ASIC cho lọc FIR công suất thấp” công nghệ CMOS 90nm Qua trang viết em xin gửi lời cảm ơn tới người giúp đỡ em thời gian học tập, nghiên cứu luận văn thời gian qua Trước hết, em xin gửi lời cảm ơn chân thành đến TS Trương Quang Vinh Thầy người trực tiếp hướng dẫn tận tình bảo cơng việc nghiên cứu, tim kiếm tài liệu, xử lý phân tích vấn đề luận văn Nhờ thầy mà em hồn thành luận văn cao học Ngồi ra, em xin chân thành cảm ơn quý đồng nghiệp, gia đĩnh bạn bè khóa ln động viên hỗ trợ em suốt trình nghiên cứu hoàn thành luận văn TÁC GIẢ Chhoeung Yean Luận văn thạc sĩ GVHD: Trương Quang Vinh TÓM TẮT LUẬN VĂN Ngày thiết bị di động điện thoại di động, máy tính xách tay, hay thiết bị y sinh cầm tay, máy chụp ảnh, video, tiếng nói phổ biến phần tất yếu sống Bộ lọc đáp ứng xung hữu hạn, hay lọc kỹ thuật số hữu hạn (Finite Impulse Regulator Filter) sử dụng rộng rãi lọc tín hiệu thiết bị y sinh, video, máy chụp ảnh, lọc tín hiệu rời rạc tín hiệu số thành điện Khơng chi ổn định điện áp kích thước tộc độ xử lý có hiệu suất nặng lượng cao Sự xử lý tín hiệu từ lọc đáp ứng xung hữu hạn cho thiết bị hoạt động với công suất thấp thông qua nguồn điện tín hiệu vào, hệ thống lọc, đầu Nguồn tín hiệu vào tín hiệu rời rạc số thơng qua hệ thống lọc đáp ứng xung hữu hạn với tốn lọc FIR đưa tín hiệu có mức độ cơng suất thấp so với đầu vào Luặn văn trình bày vấn đề liên quan đến lọc FIR công suất thấp quy trình thiết kế vi mạch số sử dụng cơng nghệ CMOS 90NM, CMOS 65NM áp dụng thuật toán Multiple Constant Multiplication (MCM), Shift Bit Adder/Multiplier (SB AM) nhân vedic kết hợp với cộng ripple carry adder (Vedic and RCA) Trong báo cáo này, Chương trình bày tổng quan lý thuyết lọc FIR số thuật tốn để áp dụng q trình thiết kế ASIC để tối công suất cho lọc FIR Chương 4, trình bày thiết kế RTL ngơn ngữ Verilog Chương 5, trình bày quy trình thiết kế Synthensic Chương 6, trình bày kiểm tra RTL code trước mô Design Compiler, chương mô Design Compiler kết báo cáo cell, diện tích mạch, thời gian trễ, cơng suất hoạt động mạch Chương 8, chương cuối để kết luận hướng phát triển lương lai luận văn Luận văn thực thành công mơ lọc FIR với tín hiệu vào rời rạc kiểm tra ModelSim, Matlab mô vi mạch số phần mềm Synopsys tool sử dụng cộng ripple carry adder nhân vedic kết hợp với D Flip Flip để tạo trễ tiêu thụ lượng thấp Mô thực thư viện vi mạch số 90NM CMOS TSMC 1P6M cho hiệu suất 96% có khả lọc tín rơi rạc, tín hiệu chuỗi, tín hiệu véc tơ mảng tốt lọc FIR này, điện áp thiết kế 1.6V tần số thiết kế ASIC cho lọc 100MHz có clock chù kỳ 10ns ii Luận văn thạc sĩ GVHD: Trương Quang Vinh ABSTRACT Today mobile devices such as mobile phones, laptops, or portable biomedical devices, cameras, video, and voice are more popular and an inevitable part of life Finite impulse filter, or Finite Impulse Regulator Filter, is widely used in signal filters of biomedical devices, videos, cameras, and filter signals Discrete or digital signals into electricity Steady readings of voltage and size and treatment density also have high weight performance Signal processing from finite impulse response filters for a device that operates with lower power through the input source of the input signal, filtering system, and output The input signal source is a discrete or digital signal through a finite impulse response system with the problem of the FIR filter giving a signal with a lower power level than the input This paper presents issues related to low-power FIR filters using digital IC design process using CMOS 90NM technology, and CMOS 65NM applying Multiple Constant Multiplication algorithm (MCM), Shift Bit Adder / Multiplier (SBAM) and vedic personalities combined with plus add ripple carry (Vedic and RCA) In this report, Chapter presents an overview of FIR filter theory and some algorithms to apply in the ASIC design process to maximize the power for FIR filters Chapter 4, presenting RTL design in Verilog language Chapter 5, about Synthensic design process Chapter 6, about RTL code testing before Simulation Design Compiler, Chapter is a Design Compiler simulation and a cell report, circuit area, delay time, and circuit capacity Chapter 8, is the final chapter for conclusions and the future development direction of this essay The thesis has successfully simulated the FIR filter with discrete input signal tested on ModelSim, Matlab and digital IC simulation with Synopsys tool using adder Adder Ripple Carry and vedic multiplier with D Flip - Flip to create delay and low energy consumption The simulation is performed on the 90NM CMOS TSMC 1P6M digital IC library for 96% performance with the ability to filter falling signal, chain signal, and very good array vector signal by this FIR filter, to set voltage the design is 1.6V and the ASIC design frequency for the filter is 100MHz with the clock period being 10ns iii Luận văn thạc sĩ GVHD: Trương Quang Vinh MỤC LỤC LỜI CÁM ƠN I TÓM TẮT LUẬN VĂN II MỤC LỤC IV DANH SÁCH HÌNH MINH HỌA VII DANH SÁCH BẢNG SỐ LIỆU IX DANH TỪ VIẾT TẮT X CHUƠNG MỞ ĐẦU 1.1 LÝ DO CHỌN ĐỀ TÀI 1.2 MỤC ĐÍCH NGHIÊN CỨU 1.3 ĐỐI TUỢNG VÀ PHẠM VI NGHIÊN cứu 1.3.1 Đối tượng nghiên cứu 1.3.2 Phạm vi nghiên cứu 1.4 Ý NGHĨA KHOA HỌC VÀ Ý NGHĨA THựC TIỄN 1.4.1 Ý nghĩa khoa học 1.4.2 Ý nghĩa thực tiễn CHUÔNG TÔNG QUAN NGHIÊN cứu 2.1 TÌNH HÌNH NGHIÊN cứu NGỒI NUỚC 2.2 TÌNH HÌNH NGHIÊN cứu TRONG NUỚC 2.3 NGHIỆM VỤ CỦA LUẬN VĂN 2.3.1 Mục tiêu luận văn 2.3.2 Nhiệm vụ luận văn CHUƠNG TỒNG QUAN LÝ THUYẾT VÀ THIẾT KẾ CÔNG SUẤT THẤP CHO BỘ LỌC FIR 10 IV 3.1 TỒNG QUAN LÝ THUYẾT CỦA BỘ LỌC FIR 10 3.1.1 Bộ lọc đáp ứng xung hữu hạn (FIR Filter) 10 Luận văn thạc sĩ GVHD: Trương Quang Vinh 3.1.1.2 Sơ đồ khối lọc FIR 11 3.1.1.3 Kiến trúc lọc FIR 12 3.1.2 Ưu điểm nhược điểm 12 3.1.2.1 Ưu điểm 12 3.1.2.2 Nhược điểm 13 3.2 THIẾT KẾ CÔNG SUẤT THẤP CHO BỘ LỌC FIR 13 3.2.1 Công suất CMOS 13 3.2.2 Công suất kỹ thuật số lọc FIR 15 3.2.2.1 Kỹ thuật đường ống (Pipelining) 15 3.2.3 Thiết kế công suất thấp cho lọc FIR 17 3.2.3.1 Clock gating 17 3.2.3.2 Phép toán lọc FIR 18 3.2.3.3 Bộ nhân Vedic cộng RCA 20 3.2.3.4 Thông số thiết kế RTL cho lọc FIR 22 CHƯONG THIÊT KẾ RTL CHO BỘ LỌC FIR BẰNG VERILOG 24 4.1 MÔ TẢ KIẾN TRÚC 24 4.1.1 Khối RTL lọc FIR thuật tốn thơng thường 24 4.1.2 Khối RTL cho lọc FIR dịch bit toán MCM 25 4.1.3 Khối RTL cho lọc FIR Vedic RCA MCM 26 4.1.3.1 Khối nhân Vedic 27 4.1.3.2 Khối mã bù 28 4.1.3.3 Bộ cộng Ripple Carry Adder 29 4.1.4 D Flip Flop 30 4.2 KIÊM TRA 30 4.2.1 Thuật toán kiểm tra 30 4.2.2 Mã nguồn testbench 31 CHƯONG QUY TRÌNH THIẾT KẾ ASIC 32 V 5.1 TỒNG QUAN VỀ ASIC 32 5.2 THIẾT KẾ SYNTHENSIS [13] 33 Luận văn thạc sĩ GVHD: Trương Quang Vinh CHƯƠNG KIÊM TRA TRƯỚC DESIGN COMPILER 37 6.1 KIÊM TRA KIẾN TRÚC 37 6.2 KIÊM TRA BẰNG MODELSIM 37 6.2.1 Kiểm tra RTL lọc FIR thuật tốn thơng thương 37 6.2.2 Kiểm tra RTL với thuật toán dịch bit nhân với số H 39 6.2.3 Kiểm tra RTL với thuật toán nhân Vedic cộng RCA với số H 41 6.3 KIÊM TRA BẰNG vcs 43 6.3.1 Kiểm tra với thuật tốn thơng thường 43 6.3.2 Kiểm tra với thuật toán dịch bit nhân số H 47 6.3.3 Kiểm tra với thuật toán Vedic RCA 49 CHƯƠNG MÔ PHỎNG DESIGN COMPILER 52 7.1 THƯ VIỆN ĐÊ MÔ PHỎNG DESIGN COMPILER 52 7.2 MÔ PHỎNG 54 7.2.1 Báo cáo mô thư viện CMOS 90nm 54 7.2.2 Báo cáo mô thư viện CMOS 65nm 60 7.3 KẾT QUẢ MÔ PHỎNG 67 CHƯƠNG KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 70 8.1 KẾT LUẬN 70 8.2 HƯỚNG PHÁT TRIỂN 70 TÀI LIỆU THAM KHẢO 72 PHỤ LỤC 74 A B PHỤ LỤC CODE MATLAB 74 PHỤ LỤC MODELS IM CODE 74 c PHỤ LỤC CODE SYNOPSYS TOOL 86 VI Luận văn thạc sĩ GVHD: Trương Quang Vinh DANH SÁCH HÌNH MINH HỌA • Hình 1.1 Sơ đồ hệ thống lọc FIR Hình 2.1 Khối lọc FIR sau thiết kế ASIC cơngnghệ CMOS 90nm Hình 2.2 Qui trình thiết kế vi mạch số [7] Hình 3.1 Sơ đồ khối trình xử lý lọc số 11 Hình 3.2 Sơ đồ khối lọc đáp ứng xung hữuhạn (FIR Filter) 11 Hình 3.3 Kiến trúc lọc đáp ứng xung hữu hạn (Structure of FIR Filter) 12 Hình 3.4 Dạng trực tiếp lọc FIR 16 Hình 3.5 Bộ lọc FIR Pipelined [9] 17 Hình 3.6 Clock gate Latch thiết kế 18 Hình 3.7 Sơ đồ thiết kế lọc FIR tap 19 Hình 3.8 Thuật tốn MCM (Multiple Constant Multipliclication) 19 Hình 3.9 Dạng 8x8 nhân Vedic 20 Hình 3.10 Bộ nhân Vedic 8x8 quy trình tính tốn lọc FIR 20 Hình 3.11: Dạng cộng Ripple Carry Adder(RCA) 21 Hình 3.12 Sơ đồ thiết kế Flip Flop 21 Hình 5.1 Quy trình thiết kế ASIC 32 Hình 5.2 Lưu đồ thuật tốn 33 Hình 5.3 Các vấn đề cần quan tâm bước tổng hợp xuống lớp cổng 34 Hình 5.4 Các file đầu vào đầu thông qua phần mem DC 35 Hình 6.1 Error viewer ModelSim 37 Hình 6.2 Ket simulator testbench với thuật tốn thơng thường 38 Hình 6.3a Dataflow lọc FIR trước tổng hợp 38 Hĩnh 6.3b Dataflow đầu vào lọc FIR trước tổng hợp 38 Hĩnh 6.3c Dataflow đầu lọc FIR trước tổng hợp 39 Hình 6.4 Kết kiểm tra RTL thuật toán dịch bit nhân 39 Hình 6.5 Ket simulator testbench dịch bit nhân 40 Hình 6.6a Dataflow lọc FIR trước tổng hợp 40 Hĩnh 6.6b Dataflow đầu vào lọc FIR trước tổng hợp vơi thuật toán dịch bit nhân 40 vii Luận văn thạc sĩ GVHD: Trương Quang Vinh Hình 6.19 Schematic với Vedic RCA 51 Luận văn thạc sĩ GVHD: Trương Quang Vinh CHƯƠNG MÔ PHỎNG DESIGN COMPILER 7.1 THƯ VIỆN ĐÊ MÔ PHỎNG DESIGN COMPILER Bài viết sử dụng thư viện TSMC 90nm TSMC 65nm thực mô Design Compiler tool synopsys để tạo netlist cho synthensis Các Scripts thư viện qua trình mơ là: Đối với thư viện CMOS 90nm: • Script thư viện (src_path.tcl) ### LINK LIBS ### Please modify the path here set search_path "/home/quanghan/icdesign/synopsys_src/03_Lab_ASlC_Hoang_examp/Thi_Lab/icc_env/QRCA/ref/models" set ref "/home/quanghan/icdesìgn/syflopsys src/03 Lab ASIC Hoang examp/Thi Lab/icc env/ORCA/ref/icons/saed90nm.sdb" set search_path [ concat Ssearchpath \ ] Please modify the name of libs c*.db) set use db Nvt wc "saed90nm max.db"! set use db Hvtl wc ' saed90nm min.db" set usedb Hvt2 wc "saed90nm typ.db" set usedb wc [concat \ Siuse db_Nvt_WC> \ ${use db_Hvtl_WC> \ ${use db_Hvt2_WC)- \ ] set link library [] set target library [] set symbol_llbrary ${refj set link library [concat \ Siuse db_Nvt_WC> \ ${use_db_Hvtl_wc> \ ${use_db_Hvt2_WC)- \ ] set target_library [concat \ ${use_db_wc> \ Thư viện CMOS 65nm • Script thư viện (src_path.tcl) Please modify the path here set search path "/home/quanghan/icdesign/synopsys src/library/library/TSMC 65nm/aci/sc-ad12/synopsys” set ref "/home/quanghan/icdesign/synopsys_src/library/library/TSMC_65nm/aci/scad12/symbols/synopsys/ tsmc65_hvt_sc_advl2.sdb" set search_path [ concat $search_path \ It ] I Please modify the name of libs (*.db) #set use_db_Hvt_WC "scadvl2_cln65lp_hvt_ff_lp32v_0c.db M set use db Nvt wc "scadvl2 cln65lp hvt ff lp32v 125c.dbM ilfset use db Lvt wc "scadvl2 cln65lp hvt ff lp32v m40c.db" set use_db_Hvtl_WC "scadvl2_cln65lp_hvt_ss_lp08v_125c.db" set use db Hvt2 wc Mscadvl2 cln65lp hvt tt lp2v 25c.dbM set use_db_wc [concat \ ${use db Nvt WC} \ 5{use db Hvtl wc> \ $ \ it ] set link_library [] set target library [] set symbol library ${ref> set link library [concat \ ${use db Nvt WC} \ ${use_db_Hvtl_WC> \ ${use_db_Hvt2_WC> \ ] set target_library [concat \ ${use db wc} \ ] _ 52 Luận văn thạc sĩ GVHD: Trương Quang Vinh • Script timing constraint ### TIMING CONTRAIN ### ####################################################### # Please modify the name of clock and reset if any set CLK ^CLK" set set set set RST "RST" CLK PERIOD 10; # F = l/(10*10~-9) = 1O0 MHz, T=10ns default:Q.Qn CLKUNCERTAINTY 0; TOPLEVEL "fir filter" ####################################################### ### Detail Contrain ### #create clock createclock -period SCLK_PERIOD -name CLK [get ports SCLK] setclockuncertainty $CLK_UNCERTAINTY [allclocks] #Clock latancy = Ins setclocklatency p CLK] #Set Reset delay (all input) -clock CLK [all inputs] set input delay -max clock CLK [all_inputs] set input delay -min 0| #Set output delay (all output) setoutputdelay -max -clock CLK [alloutputs] set outputdelay -min -clock CLK [all outputs] #Set max fanout for design setmaxfanout 17 STOPLEVEL #Set max capacitance for output set_max_capacitance 0.2 [get_ports Yout] #Set maximum transition set max transition Yout • Chương trình để mơ DC wwmwwwwwwwwwwwwwwwwwwwmwwwwwwwwmwwwwwwwwm wwwwwwwwww ### COMPILE AND REPORT ### ################################################### #### # Source link library set rtlsourcef ile "[sh find ,/rtl/ -name *.v]“ source /script/srcpath.tcl set TOPLEVEL "fir filter" #Read the verilog files (list all *.v here) #read_uerilog $rtl_source_file #current_design STOPLEVEL ^Compile design (list all *.v here) analyze -format verilog $rtl_source_file elaborate STOPLEUEL uniquify I checkdesign STOPLEVEL compile| # Source timing constriant source /script/timingconstraints.tel # Reports reporttiming » /rpt/reporttiming.log reportclock » /rpt/reportclock.log reportarea » /rpt/reportarea.log reportcell » /rpt/reportcell.log reportpower » /rpt/report power.log report constraints -all » /rpt/report constraints.log # Write nestlist file write -hierarchy -format ddc -output /output/${TOPLEVEL}.ddc write hierarchy -format verilog -output /output/i-CTOPLEVEL} V write_sdc /output/i-CTOPLEVEL} sdc writesdf /output/SlTOPLEVEL}.sdf 53 Luận văn thạc sĩ GVHD: Trương Quang Vinh • Script run_dc /home/quànghan/icdesign/synopsys_src/DC-2012.06-SP2/bin/dc_shell -f script/dc.tcl I tee /log/dc.log I 7.2 MÔ PHỎNG Mục tiêu quan trọng bước mô Design Compiler là: - Tạo file netlist file mô tả mức cổng thiết kế bao gồm cell (AND, OR, MUX, FF) nối dây với - Tạo file ddc lưu cổng thiết kế gồm cell timing dùng cho trình layout - Tạo file sdc file lưu ràng buộc thiết kế dùng cho q trình tạo layout - Tạo file sdf lưu thơng tin trễ cổng, dây dẫn - Tạo file report cho qua trình thiết kế Sau thực xong design compiler ta có số báo cáo thiết kế như: 7.2.1 Báo cáo mô thư viện CMOS 90nm • Báo cáo mơ thư viện CMOS 90nm với tốn thơng thường Báo cáo clock: sử dụng CLK chu kỳ 10ns, thời điểm có sườn lên CLK, thời điểm 5ns có sườn xuống CLK Report : clocks Design : fir filter version: G-2012.06-SP2 Date : Wed Jun 12 19:10:34 2019 ******!tc*^***m*************************** Attributes: d - dont_touch_network f fixhold p - propagatedclock G - generated_clock g - lib generated clock Clock CLK Period ie.ee Waveform Báo cáo timing họa kết kết mơ report_timming 54 Luận văn thạc sĩ GVHD: Trương Quang Vinh **************************************** Report timing path full -delay max max_paths firfilter G2012.06-SP2 Wed Jun 12 19:10:34 2019 Design Version Date Operating Conditions: WORST Library: saed90nm max Wire Load Model Mode: top startpoint: Xin[0] (input port clocked by CLK) Endpoint: dff3/Qreg[15] (rising edge-triggered flip-flop clocked Path Group: CLK Path Type: max by CLK) Point incr path clock CLK (rise edge) clock network delav (ideal) input external delay xin[0] (in) U10/Q (AND2X1) mult 33/51 D/CO {FADDX1) mult 33/S1 0/CO (FADDX1) mult 33/S1 0/CO (FIADDXI) mult 33/S1 0/CO {FADDX1) mult 33/51 0/CO {FADDX1) U17/0 (XOR2X1) U14/0 (AND2X1) U27/Q {AND2X1) U26/QN (NOR2X0) U25/0 (A021X1) add 38/B[9] (fir filter DW01 add 2) add 38/U1 9/CO (FADDX1) add 38/U1 10/CO (FADDX1) add 38/U1 ll/co (FADDX1) add 38/U1 12/CO (FADDX1) add 38/U1 13/CO (FADDX1) add 38/U1 14/CO (FADDX1) add 38/U1 14/CO (FADDX1) add 38/U1 15/5 (FADDX1) add 38/SUM[15] (fir filter DW01 add 2) dff3/D[15] (DFF 1) dff3/U11/0 (ISOLANDX1) dff3/Q reg[i5]/D (DFFX1) data arrival timeỊ 0.00 1.00 1.00 0.00 0.25 0.46 0.46 0.46 0.46 0.42 0.40 0.22 0.23 0.88 0.68 0.00 0.44 0.39 0.39 0.39 0.39 0.39 0.39 0.74 0.00 0.00 0.22 0.00 0.00 1.00 2.00 r 2.00 r 2.25 r 2.71 r 3.17 r 3.63 r 4.10 r 4.51 r 4.91 f 5.13 f 5.36 f 6.24 r 6.92 r 6.92 r 7.36 r 7.75 r 8.14 r 8.54 r 8.93 r 9.32 r 9.32 r 10.06 r 10.06 r 10.06 r 10.29 r 10.29 r 10.29 10.00 1.00 OQ -0.47 10.00 11.00 11.00 r 10.53 10.53 clock CLK (rise edge) clock network delay (ideal) dff3/0 reg[15]/CLK (DFFX1) library setup time data required time data required time data arrival time slack (MET) 10.53 -10.29 0.25 55 Luận văn thạc sĩ GVHD: Trương Quang Vinh Báo cáo công suất tiêu thụ: gồm dynamic power leakage power o o o o o o Global Operating Voltage = 0.7 Power-specific!unit information : Voltage Units = IV Capacitance Units = Time Units = ins ImW (derived from c,T units) Dynamic Power Units Leakage Power Units = lpw V Cell Powe r = 56.0419 uw (91%) Internal Net = Power = 5.5179 uw (9%) Switching Total Dynamic Power 61.5598 uw (100%) = Cell Leakage Power = 19.1341 uW Interna Switching Leakage Power Group Power l Power Power Attrs io pad 0.0000 0.0000 memo ry 0.0000 0.0000 black box 0.0000 0.0000 clock 0.0000 0.0000 register 6187e1.7104e03 network sequential 0.0000 0.0000 02 combinationa 9855e- 3.8075e- 03 l 02 mw 5.5179e-03 mW 6042e5 1Total 02 Total Power ( % ) 0.0000 0.0000 ( 0.00%) 0.0000 0.0000 ( 0.00%) 0.0000 0.0000 ( 0.00%) 0.0000 0.0000 ( 0.00%) 8.2240e+0 3.6121e-02 ( 44.76%) 0.0000 0.0000 ( 0.00%) 1.0910e+0 4.4573e-02 ( 55.24%) pw 8.0694e-02 1.9134e+07 mW Báo cáo diện tích mạch: gồm tổng diện tích phần mạch tổ hợp, mạch tuần tự, dây dẫn zero wire load khơng có diện tích nên khơng tính diện tích mạch (undefined) ReỊàort Design Version Date area firfilter G-2012.06-SP2 Wed Jun 12 19:10:34 2019 Library(s) Used: saed90nm max (File: /home/quanghan/icdesign/synopsys src/03 Lab ASIC Hoang examp/Thi Lab/ icc env/ORCA/ref/models/saed90nm max db) Number Number Number Number Number Number Number Number of of of of of of of of ports: nets: celts: combinational cells: sequential cells: macros: 26 209 65 41 16 e 19 buf/inv: references: Combinational area: Buf/Inv area: Noncombinational area: Net Interconnect area: 2831.996966 Total cell area: Total area: 4940.604937 undefined 38.710001 2108.607971 undefined (No wire load specified) Báo cáo cell: gồm 65 cell thiết kế module tham chiếu code, diện tích đặc điểm 56 Luận văn thạc sĩ • GVHD: Trương Quang Vinh Báo cáo mô thư viện CMOS 90nm với toán dịch bit nhân Báo cáo timing họa kết kết mô report_timming Report : timing -path full -delay max -max paths Design : fir filter Version: G-2012.06-SP2 Date : Wed Jun 12 19:14:32 2019 **************************************** Operating Conditions: WORST Library: saedsonm max Wire Load Model Mode: top startpoint: xin[0] {input port clocked by CLK) Endpoint: dff3/Q reg[15] {rising edge-triggered flip-flop clocked by CLK) Path Group: CLK Path Type: max Point Incr Path clock CLK (rise edge) clock network delay (ideal) input external delay Xin[0] (in) add root add 25/B[l] (fir filter DW01 add 4) add root add 25/U1/Q (AND2X1) add root add 25/U1 2/CO {FADDX1) add root add 25/U1 3/CO (FADDX1) add root add 2S/U1 4/CO {FAD0X1) add root add 25/U1 5/CO {FADDX1) add root add 25/U1 6/CO {FADDX1) add root add 25/U1 7/CO (FADDX1) add root add 25/U1 8/CO {FADDX1) add root add 25/U1 9/CO {FADDX1) add root add 25/U1 10/CO (FADDX1) add root add 2S/U1 ll/co {FADDX1) add root add 25/U1 12/CO (FADDX1) add root add 25/U1 13/CO (FADDX1) add root add 25/U1 14/5 (FADDX1) add root add 25/SUM[14] (fir filter DW01 add 4) add root add 25/U1 14/CO (FADDX1) add root add 25/U1 15/S (FADDX1) dff3/D[15] (DFF 1) dff3/U11/Q (ISOLANDX1) dff3/0 reg[15]/D (DFFX1) data arrival time 0.00 1.00 1.00 0.00 0.00 0.20 0.40 0.41 0.41 0.41 0.41 0.41 0.41 0.41 0.41 0.41 0.41 0.41 0.80 0.00 0.44 0.74 0.00 0.22 0.00 0.00 1.00 2.00 2.00 2.00 2.20 2.60 f 3.01 3.42 3.84 4.25 4.66 5.07 f 5.48 f 5.89 6.30 6.71 f 7.12 7.92 7.92 8.37 9.11 9.11 9.33 9.33 9.33 clock CLK (rise edge) clock network delay (ideal) dff3/0 reg[15]/CLK {DFFX1) library setup time data required time 10.00 1.00 0.00 -0.47 10.00 11.00 11.00 r 10.53 10.53 data required time data arrival time 10.53 -9.33 slack (MET) 1.20 f f f f f f f f f f f f r r r r r r r 57 Luận văn thạc sĩ GVHD: Trương Quang Vinh Báo cáo công suất tiêu thụ: gồm dynamic power leakage power Global Operating Voltage =0.7 Power-specific unit information : Voltage Units = IV Capacitance Units = 1.000000pf Time Units = Ins Dynamic Power Units = lmW (derived from V,C,T units) Leakage Powel Units = lpW Cell Internal 60.4056 uw (91% Power Net 5.9066 uw ) Switching Power %) 66.3122 ( 100(9% Total Dynamic ) uw Power Cell Leakage 19.9931 Internal Switching Leakage Power Group Power Powe r uW Power Power Att rs io pad 0.0000 memory 0.0000 black box 0.0000 clock 0.0000 register 2.6230e-02 network sequential 0.0000 combination 3.4175e-02 al Total 6.0406e-02 mw Total Power ( % ) 0.0000 0.0000 0.0000 < 0.00% 0.0000 0.0000 0.0000 ( 0.00% ) 0.0000 0.0000 0.0000 ( 0.00% 0.0000 0.0000 0.0000 ( ) 0.00% ) 1.6653e8.2236e+0 3.6119e-02 ( 41.85%) ) 0.0000 0.0000 0.0000 ( 0.00% 03 4.2414e1.1770e+0 5.0186e-02 ( 58.15%) ) 03 mw 1.9993e+07 pw 8.6305e-02 mW 5.9066e-03 Báo cáo diện tích mạch: gồm tổng diện tích phần mạch tổ hợp, mạch tuần tự, dây dẫn zero wire load diện tích nên khơng tính diện tích mạch (undefined) Report : area Design : fir filter Version: G2012V06-SP2 Date : 14:32 2019 Wed Jun 12 19: Library(s) Used: saed90nm max /home/quanghan/icdesign/synopsys src/03 Lab ASIC Hoang (File: examp/Thi Lab/ icc env/ORCA/ref/models/saed90nm Number of ports: 26 max.db) Number of nets: 22 Number of cells: 58 Number of cells: 34 Number of sequential cells: 16 combinational Number of macros: Number of buf/inv: Number of 12 Combinational 3098.84994 references: area: Buf/Inv area: 22.120001 Noncombinational 2108.60797 Net Interconnect undefined area: (No wire load specified) area: cell area: Total 5207.45791 Total area: undefined Báo cáo cell: gồm 58 cell thiết kế module tham chiếu code, diện tích đặc điểm • Báo cáo mô thư viện CMOS 90nm với toán Vedic RCA 58 Luận văn thạc sĩ GVHD: Trương Quang Vinh Báo cáo timing họa kết kết mô report_timming startpoint: Xin[7] {input port clocked by CLK) Endpoint: dffl/Q reg[0] (rising edge-triggered flip- flop clocked by CLK) Path Group: CLK Path Type: max Point clock CLK {rise edge) clock network delay (ideal) input external delay Xin[7] (in) U394/Q {HUX21X1) dff l/D[0] {DFF 3) dffl/o reg[0]/D {DFFARX1) data arrival time clock CLK (rise edge) clock network delay (ideal) dffl/Q reg[0]/CLK (DFFARX1) library setup time data required time Inc r Path 0.00 1.00 0.00 1.00 1.00 0.00 0.37 0.00 2.00 r 2.00 r 2.37 r 2.37 r 2.37 r 0.00 2.37 10.00 1.00 0.00 -0.44 10.00 11.00 11.00 r 10.56 10.56 data required time data arrival time 10.56 -2.37 slack (MET) 8.19 Báo cáo công suất tiêu thụ: gồm dynamic power leakage power Global Operating 0.7 Power-specific unit Voltage Voltage Units = information Capacitance IV Time Units —Units Ins 000000pf (derived lmW = Dynamic Power C,T units) J: from V Units = Power Leakage lpw Units = Cell Internal Power 50.71 uW (95%) = 2.949 12 Net Switching Power uw (5%) = 53.66 Total Dynamic Power uw (100%) = 05 22.89 Cell Leakage Power = uw 89 Internal Switching Leakage Power Group Power Power Power Att rs io pad 0.0000 0.0000 0.0000 memory 0.0000 0.0000 0.0000 black box 0.0000 0.0000 0.0000 clock network 0.0000 0.0000 0.0000 register 2.7674e-02 0.0000 9.4567e+0 sequential 0.0000 0.0000 0.0000 combinational 2.9493e-03 1.3442e+0 pW 2.9493e-03 2.2899e+07 Total 2.3038e-02 5.0711e-02 mW mW Total Powe r ( 0.0000 ( 0.0000 < 0.0000 ( 0.0000 < 3.71306- ( 0.0000 02 ( 3.9429e( 02 mW 7.6559e02 % > 0.00%) 0.00%) 0.00%) 0.00%) 48.50%) 0.00%) 51.50%) Báo cáo diện tích mạch: gồm tống diện tích phần mạch tố hợp, mạch tuần tự, dây dẫn zero wire load khơng có diện tích nên khơng tính diện tích mạch (undefined) 59 Luận văn thạc sĩ GVHD: Trương Quang Vinh Report: : area Design : firfilter Version: G-2012.06-SP2 Date : Thu Jul 17:43:44 2019 Library(s) Used: saed90nm max (Fite: /home/quanghan/icdesign/synopsyssrc/03 Lab ASICHoang examp/Thi Lab/ iccenv/ORCA/ref/models/saed90nm_max.db > Numbe of ports: 26 Numbe of nets : 557 r Numbe of cells: 267 r Numbe of combinational cells: 241 r Numbe of sequential cells: 16 r Numbe of ma cros: r Numbe of buf/inv: 144 r Numbe of references: 16 r 4084.23212 Combinational r area: Buf/Inv 1282.96004 area: (No wire load specified) Noncombinational 2580.48004 area: Net Interconnect undefined area: 6664.71216 Total cell area: Total area: undefined Báo cáo cell: gồm 267 cell thiết kế module tham chiếu code, diện tích đặc điểm 7.2.2 Báo cáo mơ thư viện CMOS 65nm • Mơ với thuật tốn thơng thương Báo cáo clock: sử dụng CLK chu kỳ 10ns, thời điểm có sườn lên CLK, thời điểm 5ns có sườn xuống CLK Report Design Version Date clocks fir_fliter 62912.06-SP2 Tue Jun 09:37:33 2019 Attributes: d - f - dont touch network fix hold p - G - Q propagated clock generated clock libgeneratedclock Clock Period Waveform Attrs elk 10.G0 {0 5} Sources tcik> Báo cáo timing họa kết kết mô report_timming 60 Luận văn thạc sĩ GVHD: Trương Quang Vinh Report : timing -path full -delay max -maxpaths Design : fir filter Version: G-2012.06-SP2 Date : Wed Jun 12 19:23:05 2019 ******************************:*:*:*:*:**:*:*:*:* Operating Conditions: ff_lp32v_125c Library: scadvl2_cln651p_hvt_ff_lp32v_125c Wire Load Model Mode: top startpoint: Xin[0] (input port clocked by CLK) Endpoint: dff3/Q_reg[15] (rising edge-triggered flip-flop clocked by CLK) Path Group: CLK Path Type: max Point Incr Path clock CLK (rise edge) clock network delay (ideal) Input external delay xin[0] (in) TU10/Y (AND2XlMA12TFr) mult 33/51 0/CO (ADDFX1MA12TH) mult 33/S1 Đ/CO (ADDFX1MA12TH) mult 33/51 0/CO (ADDFX1MA12TH) mult 33/S1 0/CO (ADDFX1MA12TH) mult 33/S1 0/CG (ADDFX1MA12TH) Ull/Y (XOR2X0P5MA12TH) U14/Y (AND2X1MA12TH) U20/Y (NAND2X0P5AA12TH) U19/Y (NAND2X0P5AA12TH) U17/Y (XNVX0P5BA12TH) add 38/B[10] (fir filter DW01 add 2) add 38/U1 10/CO (ADDFX1MA12TH) add 38/U1 ll/co (ADDFX1MA12TH) add 38/U1 12/CO (ADDFX1MA12TH) add 38/U1 13/CO (ADDFX1MA12TH) add 38/U1 14/CO (ADDFX1MA12TH) add 38/U1 15/Y (XOR3X1MA12TH) add 38/SUM[15] (fir filter DW01 add 2) dff3/D[15] (DFF 1) dff 3/0 reg[15]/A (A2DFFQX1MA12TH) data arrival time clock CLK (rise edge) clock network delay (Ideal) dff3/Q reg[15]/CK (A2DFFQX1MA12TH) library setup time data required time data required time data arrival time slack (MET) 0.00 1.00 1.00 0.00 0.07 0.11 0.11 0.11 0.11 0.10 0.05 0.08 0.04 0.04 0.24 0.00 0.16 0.09 0.09 0.09 0.08 0.13 0.00 0.00 0.00 10.00 1.00 0.00 -0.05 0.00 1.00 2.00 f 2.00 f 2.07 f 2.17 f 2.28 f 2.39 f 2.49 f 2.59 f 2.64 r 2.72 r 2.76 f 2.81 r 3.04 f 3.04 f 3.20 f 3.30 3.39 f 3.48 f 3.56 f 3.69 r 3.69 r 3.69 r 3.69 r 3.69 f 10.00 11.00 11.00 r 10.95 10.95 10.95 -3.69 7.26 Báo cáo công suất tiêu thụ: gồm dynamic power leakage power Cell Power — 180.5574 uw (92%) J Net Power = 15.1230 uw (8%) Internal Switching Total Dynamic Power 195.6805 uW (100%) = Cell Leakage Power 2.4926 uW = Interna Switching Leakage Total Power Group Power l Power Powe r Power ( Att rs io pad 0.0000 0.0000 0.0000 0.0000 ( nemory 0.0000 0.0000 0.0000 0.0000 ( alack box 0.0000 0.0000 0.0000 0.0000 ( clock 0.0000 s 6006 0.6688 Ỡ.ỠỠ0O ( register 0.1579 4.5462e-03 9.6543e+0 0.1634 ( network sequential 0.0000 0.0000 0.0000 0.0000 ( combinationa 2655e!.0577e-02 1.5272e+0 3.4759e-02 ( l 02 pw Total 2.4926e+06 0.1982| mw 0.1806 mw 1.5123e-02 mw %) 0.00% 0.00% ) 0.00% ) 0.00% ) 82.46 ) 0.00% %) 17.54 ) %) 61 Luận văn thạc sĩ GVHD: Trương Quang Vinh Báo cáo diện tích mạch: gồm tổng diện tích phần mạch tổ hợp, mạch tuần tự, dây dẫn zero wire load khơng có diện tích nên khơng tính diện tích mạch (undefined) Library(s) gsed: scadvl2 cln65Lp hvt ff lp32v 125c (File: /home/quanghan/lcdesign/synopsys src/llbrary/ Tibrary/TSMC 65nm/aci/sc -adl2/synopsys/scadvl2_cln651p_hvt_ff_lp32v_125c.db) Number of ports: Number of nets: Number of cells: Number of combinational cells: Number of sequential cells: Number of macros: Number of buf/inv: Number of references: Combinational area: Buf/Inv area: Noncomblnatlonal area: Net Interconnect area: Total cell area: Total area: 26 195 42 17 16 16 881.760003 5.760000 867.840027 undefined (No wire load specified) 1749.600030 undefined Báo cáo cell: gồm 42 cell thiết kế module tham chiếu code, diện tích đặc điểm • Mơ với thuật tốn dịch bit nhân Báo cáo timing họa kết kết mô report_timming clock CLK (rise edge) clock network delay (ideal) dff3/0 reg[15]/CK (A2DFFQX1MA12TH) library setup time data required time 10.00 1.00 0.00 -0.05 10.00 11.00 11.00 r 10.95 10.95 data required time data arrival time 10.95 -3.52 slack (MET) 7.43 Báo cáo công suất tiêu thụ: gồm dynamic power leakage power Cell Power — 181.5449 uw (92%) Net Power = 15.4099 uw (8%) Internal Switching Total Dyjnamic Power 196.9548 uW (100%) = Cell Leakage Power = 2.5481 uW Intern Switching al Power Group Power Power Attrs io pad 0.0000 0.0000 memory 0.0000 0.0000 black box 0.0000 0.0000 clock 0.0000 0.0000 register 0.1579 4.4453e-03 network sequential 0.0000 0.0000 combinationa 2.3648e 1.0965e-02 l -02 mw 1.5410e-02 mW Total 0.1815 Leakage Power Total Power c ( ( ( ( ( ( ( %) 0.0000 0.0000 0.00%) 0.0000 0.0000 0.00%) 0.0000 0.0000 0.00%) 0.0000 0.0000 0.00%) 9.6543e+0 0.1633 81.86%) 0.0000 0.0000 0.00%) 1.5827e+0 3.6196e-02 18.14%) pW 2.548le+06 0.1995 mW 62 Luận văn thạc sĩ GVHD: Trương Quang Vinh Báo cáo diện tích mạch: gồm tổng diện tích phần mạch tổ hợp, mạch tuần tự, dây dẫn zero wire load khơng có diện tích nên khơng tính diện tích mạch (undefined) scadvl2 cln65lp hvt ff_lp32v_125c {File: /home/quanghan/icdesign/ synopsys src/library/library/T5MC 65nm/aci/sc-adl2/synopsys/ scadvl2_cln651pjfivt_f f_lp32v_125c db) Number Number Number Number Number Number Number Number of of of of of of of of ports: nets: cells: combinational cells: sequential cells: macros: buf/inv: references: Combinational area: Buf/Inv area: Noncombinational area: Net Interconnect area: Total Total cell area: area: 26 222 59 35 16 14 885.599995 1.440000 867.840027 undefined (No wire load specified) 1753.440022 undefined Báo cáo cell: gồm 59 cell thiết kế module tham chiếu code, diện tích đặc điểm • Mơ với thuật toán nhân Vedic RCA Báo cáo timing họa kết kết mơ report_timming Point clock CLK (rise edge) clock network delay (ideal) Yout reg[0] /CK {DFFRPQXIMA12TH} Y o u t r e g [ ] /0 { D F F R P Q X M A T H ) Y out[0] (out) data arrival time clock CLK (rise edge) clock network delay (ideal) output external delay data required time Inc r G G 00 QG GO 16 QG Path 0.00 1.00 GG r 1.16 f 1.16 f 1.16 1G 00 GO -l.ee data required time data arrival time slack (MET) 10 GO 11 QQ 1G OG 10.00 10 OG -1.16 8.84 Báo cáo công suất tiêu thụ: gồm dynamic power leakage power 63 Luận văn thạc sĩ GVHD: Trương Quang Vinh Cell Powe r 178.7234 uw (94%) Net Powe Internal =J- r 11.7230 uw (6%) Switching Total Dynamic— Power 190.4464 uw (100%) = Cell Leakage Power = 2.5737 uw Interna Switching Power Group Powe rl Powe r Attrs lo pad 0.0000 0.0000 memo ry 0.0000 0.0000 black box 0.0000 0.0000 clock 0.0000 0.0000 register 0.1637 0.0000 network sequential 0.0000 0.0000 combinationa 1.5045e 1.1723e-02 l -02 mw 1.1723e-02 mW Total 0.1787 Leakage Powe r Total Power ( 0.0000 0.0000 ( 0.0000 0.0000 < 0.0000 0.0000 ( 0.0000 0.0000 ( 1.0323e+0 0.1647 ( 0.0000 0.0000 ( 1.5414e+0 2.8309e-02 ( pW 2.5737e+06 0.1930 mW % ) 0.00%) 0.00%) 0.00%) 0.00%) 85.33%) 0.00%) 14.67%) Báo cáo diện tích mạch: gồm tổng diện tích phần mạch tổ hợp, mạch tuần tự, dây dẫn zero wire load khơng có diện tích nên khơng tính diện tích mạch (undefined) - irj.Lt! - /,IIUIIIt!/ụUdliụildll/,.L