kỹ thuật số sách hay

KỸ THUẬT SỐ MỤC LỤC CHƢƠNG 1: CÁC HỆ THỐNG SỐ VÀ MÃ 1.1 Nguyên lý việc viết số 1.2 Các hệ thống số .2 1.2.1 Hệ số 10 (thập phân, Decimal system) 1.2.2 Hệ số (nhị phân, Binary system) 1.2.3 Hệ số (bát phân, Octal system) .2 1.2.4 Hệ số 16 (thập lục phân, Hexadecimal system) 1.3 Biến đổi qua lại hệ thống số 1.3.1 Đổi số từ hệ b sang hệ 10 1.3.2 Đổi số từ hệ 10 sang hệ b 1.3.3 Đổi số từ hệ b sang hệ bk ngƣợc lại 1.3.4 Đổi số từ hệ bk sang hệ bp .5 1.4 Các phép tính hệ nhị phân 1.4.1 Phép cộng .6 1.4.2 Phép trừ 1.4.3 Phép nhân .7 1.4.4 Phép chia 1.5 Mã hóa 1.5.1 Tổng quát 1.5.2 Mã BCD 1.5.2.1 Khái niệm .8 1.5.2.2 Phân loại 1.5.3 Mã Gray 1.5.4 Biểu diễn nhị phân ký tự 10 BÀI TẬP CHƢƠNG 12 CHƢƠNG 2: HÀM LOGIC VÀ CÁC PHẦN TỬ LOGIC 14 2.1 Các tiên đề định lý đại số Boole .14 2.1.1 Các tiên đề đại số Boole .14 2.1.2 Các định lý đại số Boole 15 2.2 Hàm Boole phƣơng pháp biểu diễn 15 2.2.1 Hàm Boole 15 2.2.1.1 Định nghĩa 16 ĐẠI HỌC DUY TÂN KỸ THUẬT SỐ 2.2.1.2 Các tính chất hàm Boole 16 2.2.1.3 Giá trị hàm Boole 16 2.2.2 Các phƣơng pháp biểu diễn hàm Boole .17 2.2.2.1 Phƣơng pháp biểu diễn hàm giá trị 17 2.2.2.2 Phƣơng pháp giải tích 17 2.2.2.3 Biểu diễn hàm bảng Karnaugh 22 2.3 Tối thiểu hóa hàm Boole .23 2.3.1 Đại cƣơng .23 2.3.2 Các bƣớc tiến hành tối thiểu hóa 23 2.3.3 Các phƣơng pháp tối thiểu hóa .23 2.3.3.1 Phƣơng pháp biến đổi đại số 23 2.3.3.2 Phƣơng pháp bảng Karnaugh .24 2.4 Các phần tử logic .27 2.4.1 Các khái niệm liên quan 27 2.4.1.1 Tín hiệu tƣơng tự tín hiệu số 27 2.4.1.2 Mạch tƣơng tự mạch số 28 2.4.1.3 Biểu diễn trạng thái Logic 28 2.4.2 Cổng logic 28 2.4.2.1 Cổng Đệm (Buffer) .28 2.4.2.2 Cổng Đảo (Not) 29 2.4.2.3 Cổng Và (AND) 29 2.4.2.4 Cổng Hoặc (OR) 30 2.4.2.5 Cổng NAND 31 2.4.2.6 Cổng NOR 33 2.4.2.7 Cổng XOR (EX – OR) 35 2.4.2.8 Cổng XNOR (EX – NOR) 35 2.4.3 Các thông số mạch IC số: 36 2.4.3.1 Các đại lƣợng điện đặc trƣng 36 2.4.3.2 Công suất tiêu tán (Power requirement) .36 2.4.3.3 Thời trễ truyền (Propagation delay) 37 2.4.3.4 Tích số cơng suất-vận tốc (speed- power product) .37 2.4.3.5 Fanout (hệ số mắc mạch ngõ ra) 37 2.4.3.6 Fanin (hệ số mắc mạch ngõ vào) 38 2.4.3.7 Độ chống nhiễu 38 ĐẠI HỌC DUY TÂN KỸ THUẬT SỐ 2.4.4 Họ TTL 38 2.4.4.1 Cổng họ TTL 38 2.4.4.2 Đặc tính loại TTL 39 2.4.5 Họ MOS 40 2.4.5.1 Cổng NMOS .40 2.4.5.2 Đặc tính họ MOS 41 2.4.5.3 Các họ CMOS .41 BÀI TẬP CHƢƠNG .43 CHƢƠNG 3: MẠCH TỔ HỢP .48 3.1 Mạch mã hóa 48 n 3.1.1 Mạch mã hóa đƣờng sang n đƣờng 48 3.1.2 Mạch mã hóa nhị phân 49 3.1.3 Mạch tạo mã BCD cho số thập phân 51 3.1.4 Mạch chuyển mã 52 3.1.4.1 Mạch chuyển mã nhị phân sang Gray 52 3.1.4.2 Mạch mã hóa ƣu tiên: 53 3.2 Mạch giải mã .54 3.2.1 Giải mã n đƣờng sang 2n đƣờng 54 3.2.1.1 Giải mã đƣờng sang đƣờng: 54 3.2.1.2 Giải mã đƣờng sang đƣờng 54 3.2.2 Giải mã BCD sang đoạn 55 3.2.2.1 Đèn đoạn 55 3.2.2.2 Mạch giải mã BCD sang đoạn : .56 3.3 Mạch đa hợp mạch giải đa hợp .57 3.3.1.Khái niệm .57 3.3.2 Mạch đa hợp 57 3.3.3 Ứng dụng mạch đa hợp 58 3.3.3.1 Biến chuỗi liệu song song thành nối tiếp: .58 3.3.3.2 Tạo chuỗi xung tuần hoàn : 59 3.3.3.3 Mạch tạo hàm logic 59 3.3.3.4 Định hƣớng data 59 3.3.4 Mạch giải đa hợp 60 3.4 Mạch làm toán .63 3.4.1 Mạch cộng nhị phân: 63 ĐẠI HỌC DUY TÂN KỸ THUẬT SỐ 3.4.1.1 Mạch cộng bán phần (Half adder, HA): .63 3.4.1.2 Mạch cộng toàn phần (Full adder,FA) : .63 3.4.2 Cộng hai số nhị phân nhiều bit: 64 3.4.2.1 Cộng nối tiếp 64 3.4.2.2 Cộng song song 64 3.4.2.3 Mạch cộng song song định trƣớc số nhớ 64 3.4.2.4 Cộng hai số BCD 65 3.4.2.5 Mạch cộng lƣu số nhớ 67 3.4.3 Mạch trừ nhị phân: 68 3.4.3.1 Mạch trừ bán phần 68 3.4.3.2 Mạch trừ có số nhớ (mạch trừ toàn phần) 68 3.4.3.3 Trừ số nhiều bit 68 3.5 Mạch so sánh .69 3.5.1 Mạch so sánh số bit 69 3.5.2 Mạch so sánh số nhiều bit 69 3.6 Mạch kiểm / phát chẵn lẻ 71 3.6.1 Mạch phát chẵn lẻ (Parity Generator, PG) 71 3.6.2 Mạch kiểm chẵn lẻ (Parity Checker, PC) .72 BÀI TẬP CHƢƠNG .73 CHƢƠNG 4: MẠCH TUẦN TỰ 75 4.1 FLIP FLOP 75 4.1.1 Chốt RS 76 4.1.1.1 Chốt RS tác động mức cao: 76 4.1.1.2 Chốt RS tác động mức thấp: 77 4.1.1.3 Đặc điểm 78 4.1.2 Flip Flop RS 78 4.1.2.1 Flipflop RS có ngõ vào Preset Clear: 79 4.1.2.2 Flipflop RS chủ tớ: .80 4.1.2.3 Đặc điểm 81 4.1.3 Flipflop JK 81 4.1.4 FlipFlop D 82 4.1.5 FlipFlop T .82 4.2 Mạch ghi dịch 83 4.2.1 Vào nối tiếp/ song song 83 ĐẠI HỌC DUY TÂN KỸ THUẬT SỐ 4.2.2 Vào song song/ song song (74174, 74374) 84 4.2.3 Vào nối tiếp/ nối tiếp 85 4.2.4 Vào song song/ nối tiếp 85 4.2.5 IC ghi dịch tiêu biểu .85 4.2.6 Ứng dụng ghi dịch 86 4.3 Mạch đếm 86 4.3.1 Mạch đếm không đồng 86 4.3.1.1 Mạch đếm không đồng bộ, n tầng, đếm lên: 86 4.3.1.2 Mạch đếm không đồng bộ, n tầng, đếm xuống (n = 4): .88 4.3.1.3 Mạch đếm không đồng bộ, n tầng, đếm lên/xuống (n = 4): 89 4.3.1.4 Mạch đếm không đồng modulo - N (N = 10) 90 4.3.1.5 Trễ mạch đếm không đồng 91 4.3.2 Mạch đếm đồng .92 4.3.2.1 Mạch đếm đồng n tầng, đếm lên .92 4.3.2.2 Mạch đếm đồng n tầng, đếm xuống 94 4.3.2.3 Mạch đếm đồng n tầng, đếm lên/ xuống 94 4.3.2.4 Mạch đếm đồng Modulo - N (N ≠ 2n) .95 4.3.3 Mạch đếm vòng 101 4.3.3.1 Hồi tiếp từ QD JA, Q D KA 101 4.3.3.2 Hồi tiếp từ Q D JA, QD KA 102 4.3.3.3 Hồi tiếp từ Q D JA, QC KA 102 4.3.4 Ứng dụng mạch đếm: 103 BÀI TẬP CHƢƠNG 104 CHƢƠNG 5: BỘ NHỚ BÁN DẪN 106 5.1 Thuật ngữ liên quan đến nhớ 106 5.2 Đại cƣơng vận hành nhớ 108 5.2.1 Các tác vụ nhóm chân IC nhớ 108 5.2.2 Giao tiếp IC nhớ xử lý trung tâm (CPU) 109 5.3 Các loại nhớ bán dẫn 109 5.3.1 ROM (Read Only Memory) .110 5.3.1.1 ROM mặt nạ (Mask Programmed ROM, MROM) 110 5.3.1.2 ROM lập trình đƣợc (Programmable ROM, PROM) 112 5.3.1.3 ROM lập trình đƣợc, xóa đƣợc tia U.V (Ultra Violet Erasable Programmable ROM, U.V EPROM) .112 ĐẠI HỌC DUY TÂN KỸ THUẬT SỐ 5.3.1.4 ROM lập trình đƣợc xóa đƣợc xung điện (Electrically Erasable PROM, EEPROM hay Electrically Alterable PROM, EAPROM) 113 5.3.1.5 FLASH ROM .114 5.3.1.6 Giản đồ thời gian ROM .114 5.3.2 Thiết bị logic lập trình đƣợc (Programmable logic devices, PLD) 115 5.3.2.1 PROM 116 5.3.2.2 PAL .116 5.3.2.3 PLA .117 5.3.3 RAM (Random Acess Memory) 118 5.3.3.1 RAM tĩnh (Static RAM, SRAM) .118 5.3.3.2 RAM động (Dynamic RAM, DRAM) .120 5.3.3.3 Đa hợp địa 121 5.3.3.4 Giản đồ thời gian DRAM 121 5.3.3.5 Làm tƣơi DRAM 122 5.4 Mở rộng nhớ 123 5.4.1 Mở rộng độ dài từ 123 5.4.2 Mở rộng vị trí nhớ 123 5.4.3 Mở rộng dung lƣợng nhớ 124 CÂU HỎI CHƢƠNG 5: 126 TÀI LIỆU THAM KHẢO 127 ĐẠI HỌC DUY TÂN CHƢƠNG 1: CÁC HỆ THỐNG SỐ VÀ MÃ CHƢƠNG 1: CÁC HỆ THỐNG SỐ VÀ MÃ Mục tiêu: - Nhắc lại sơ lƣợc nguyên lý việc viết số - Giới thiệu hệ thống số khác cách chuyển đổi qua lại - Giới thiệu mã thông dụng Nhu cầu định lƣợng quan hệ ngƣời với nhau, trao đổi thƣơng mại, có từ xã hội hình thành Đã có nhiều cố gắng việc tìm kiếm vật dụng, ký hiệu,… dùng cho việc định lƣợng nhƣ que gỗ, vỏ sò, số La Mã,… Hiện số Ả Rập tỏ có nhiều ƣu điểm đƣợc sử dụng định lƣợng, tính tốn,… Việc sử dụng hệ thống số ngày trở nên quen thuộc khiến qn hình thành quy tắc để viết số Chúng ta đặc biệt quan tâm tới hệ thống nhị phân hệ thống đƣợc dùng lĩnh vực điện tử, tin học nhƣ phƣơng tiện để giải vấn đề mang tính logic 1.1 Nguyên lý việc viết số Một số đƣợc viết cách đặt kề ký hiệu, đƣợc chọn tập hợp xác định Mỗi ký hiệu số đƣợc gọi số mã (số hạng, digit) Trong hệ thống thập phân (cơ số 10) tập hợp gồm 10 ký hiệu quen thuộc, số từ đến 9: S10 = {0,1,2,3,4,5,6,7,8,9} Khi số gồm nhiều số mã đƣợc viết, giá trị số mã tùy thuộc vị trí số Giá trị đƣợc gọi trọng số số mã Ví dụ 1: Số 1998 hệ thập phân có giá trị xác định triển khai theo đa thức 10: 199810 = 1x103 + 9x102 + 9x101 + 8x100 = 1000 + 900 + 90 + Trong khai triển, số mũ đa thực vị trí ký hiệu số với quy ƣớc vị trí hàng đơn vị 0, vị trí phía trái 1, 2, 3,… Nếu có phần lẻ, vị trí sau dầu phẩy -1, vị trí phía phải -2, -3,… Ta thấy số (sau số 1) có trọng số 900 số thứ hai 90 Có thể nhận xét với hai ký hiệu giống hệ 10, ký hiệu đứng trƣớc có trọng số gấp 10 lần ký hiệu đứng sau Điều hồn tồn cho hệ khác, ví dụ, hệ (cơ số 2) tỉ lệ Tổng quát, hệ thống số đƣợc gọi hệ b gồm b ký hiệu tập hợp: Sb = {S0,S1,S2,….Sb-1} Một số N đƣợc viết: N = (anan-1an-2…ai…a0,a-1a-2…a-m)b với ϵ Sb Sẽ có giá trị: n N = a n bn +a n-1bn-1 +a n-2 b n-2 + +a b0 +a -1b-1 +a -2 b-2 + +a -m b-m =  a i bi i=-m i aib trọng số ký hiệu Sb vị trí thứ i CHƢƠNG 1: CÁC HỆ THỐNG SỐ VÀ MÃ 1.2 Các hệ thống số 1.2.1 Hệ số 10 (thập phân, Decimal system) Hệ thập phân hệ thống số quen thuộc, gồm 10 số mã nhƣ nói Dƣới vài ví dụ số thập phân: N = 199810 = 1x103 + 9x102 + 9x101 + 8x100 = 1x1000 + 9x100 + 9x10 + 8x1 N = 3,1410 = 3x100 + 1x10-1 + 4x10-2 = x + x 1/10 + x 1/100 1.2.2 Hệ số (nhị phân, Binary system) Hệ nhị phân gồm số mã tập hợp: S2 = {0,1} Mỗi số mã số nhị phân đƣợc gọi bit (viết tắc binary digit) Số N hệ nhị phân: N = (anan-1an-2…ai…a0,a-1a-2…a-m)2 với ϵ S2 Có giá trị là: N = a n 2n +a n-1 2n-1 + +a i 2i + +a 20 +a -1 2-1 +a -2 2-2 + +a -m 2-m an bit có trọng số lớn nhất, đƣợc gọi MSB (Most significant bit) a -m bit có trọng số nhỏ nhất, gọi LSB (Least significant bit) Ví dụ 2: N = 1010,12 = 1x23 + 0x22 + 1x21 + 0x20 + 1x2-1 = 10,510 1.2.3 Hệ số (bát phân, Octal system) Một bất lợi hệ thống số nhị phân biểu diễn nhị phân dẫn tới chuỗi bit dài dễ gây nhầm lẫn, để dễ dàng ngƣời ta thƣờng biểu diễn dạng bát phân thập lục phân Hệ bát phân gồm số tập hợp S8 = {0,1,2,3,4,5,6,7} Số N hệ bát phân: N = (anan-1an-2…ai…a0,a-1a-2…a-m)8 với ϵ S8 Có giá trị là: N=a n 8n +a n-18n-1 + +a i 8i + +a 80 +a -18-1 +a -2 8-2 + +a -m 8-m Ví dụ 3: N = 157,268 = 1x82 + 5x81 + 7x80 + 2x8-1 + 6x8-2 = 160,343810 1.2.4 Hệ số 16 (thập lục phân, Hexadecimal system) Hệ thập lục phân đƣợc dùng thuận tiện cho ngƣời giao tiếp với máy tính, hệ gồm 16 số tập hợp S16 = {0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F} (A tƣơng đƣơng với 1010 , B = 1110 , …., F = 1510) Số N hệ thập lục phân: N = (anan-1an-2…ai…a0,a-1a-2 a-m)16 với ϵ S16 Có giá trị là: N = a n 16n +a n-116n-1 + +a i16i + +a 0160 +a -116-1 +a -216-2 + +a -m16-m Ngƣời ta dùng chữ H (hay h) sau số để số thập lục phân Ví dụ 4: N = 12F,316 = 1x162 + 2x161 + 15x160 + 3x16-1 = 303,187510 1.3 Biến đổi qua lại hệ thống số CHƢƠNG 1: CÁC HỆ THỐNG SỐ VÀ MÃ Khi có nhiều hệ thống số, việc xác định giá trị tƣơng đƣơng số hệ so với hệ cần thiết Phần sau cho phép ta biến đổi qua lại số hệ sang hệ khác hệ giới thiệu 1.3.1 Đổi số từ hệ b sang hệ 10 Để đổi số từ hệ b sang hệ 10 ta triển khai trực tiếp đa thức b Một số N hệ b: N = (anan-1an-2…ai…a0,a-1a-2…a-m)b với ϵ Sb Có giá trị tƣơng đƣơng hệ 10 là: N = a n bn +a n-1bn-1 + +a i bi + +a b0 +a -1b-1 +a -2b-2 + +a -m b-m Ví dụ 5: - Đổi 11010,012 sang hệ 10 11010,012 = 1x24 + 1x23 + 0x22 + 1x21 + 0x20 + 0x2-1 + 1x2-2 = 26,2510 - Đổi 5AD,CE16 sang hệ 10 5AD,CE16 = 5x162 + 10x161 + 13x160 + 12x16-1 + 14x16-2 = 1453,810 1.3.2 Đổi số từ hệ 10 sang hệ b Đây tốn tìm dãy ký hiệu cho số N viết hệ b Tổng quát, số N viết hệ 10, viết sang hệ b có dạng: N = (anan-1…a0,a-1a-2…a-m)b = (anan-1…a0)b + (0,a-1a-2…a-m)b Trong đó: (anan-1…a0)b = PE(N) phần nguyên N (0,a-1a-2…a-m)b = PF(N) phần lẻ N Phần nguyên phần lẻ đƣợc biến đổi theo hai cách khác nhau:  Phần nguyên: Giá trị phần nguyên xác định nhờ khai triển: n n-1 PE(N) = a n b +a n-1b + +a1b +a b Hay viết lại n-1 n-2 PE(N) = (a n b +a n-1b + +a1 )b+a Với cách viết ta thấy chia PE(N) cho b, ta đƣợc thƣơng số PE’(N) = (anb + an-1bn-2 +…+ a1) số dƣ a0 Vậy số dƣ lần chia thứ số mã có trọng số nhỏ (a 0) phần nguyên Lặp lại toán chia PE’(N) cho b: PE’(N) = a n bn-1 +a n-1bn-2 + +a1 = (a n bn-2 +a n-1bn-3 + +a )b+a1 n-1 Ta đƣợc số dƣ thứ hai, số mã có trọng số lớn (a1) thƣơng số PE’’(N) = a n bn-2 +a n-1bn-3 + +a Tiếp tục toán chia thƣơng số có đƣợc với b, đƣợc số dƣ phép chia cuối cùng, số mã có trọng số lớn (an)  Phần lẻ: Giá trị phần lẻ xác định bởi: CHƢƠNG 1: CÁC HỆ THỐNG SỐ VÀ MÃ PF(N) = a -1b-1 +a -2 b-2 + +a -m b-m Hay viết lại PF(N) = b-1 (a -1 +a -2 b-1 + +a -m b-m+1 ) Nhân PF(N) với b, ta đƣợc: b.PF(N) = a -1 +(a -2 b-1 + +a -m b-m+1 ) = a -1 + PF'(N) Vậy lần nhân thứ ta đƣợc phần nguyên phép nhân, số mã có trọng số lớn phần lẻ (a-1) ( số a-1 số 0) PF’(N) phần lẻ xuất phép nhân Tiếp tục nhân PF’(N) với b, ta tìm đƣợc a-2 phần lẻ PF’’(N) Lặp lại toán nhân phần lẻ với b kết có phần lẻ 0, ta tìm đƣợc dãy số (a-1a-2…a-m) Chú ý: Phần lẻ số N đổi sang hệ b gồm vơ số số hạng (do kết phép nhân khác 0), điều có nghĩa ta khơng tìm đƣợc số hệ b có giá trị phần lẻ số thập phân, tùy theo yêu cầu độ xác chuyển đổi mà ta lấy số số hạng định Ví dụ 6:  Đổi 29,210 sang hệ nhị phân Phần nguyên: 29:2 = 14 dƣ a0 = 14:2 = dƣ a1 = 7:2 = dƣ a2 = 3:2 = dƣ a3 = Thƣơng số cuối là bit a4: a4 = Vậy PE(N) = 11101 Phần lẻ: 0,2*2 = 0,4 a-1 = 0,4*2 = 0,8 a-2 = 0,8*2 = 1,6 a-3 = 0,6*2 = 1,2 a-2 = 1… Nhận thấy kết tốn ln ln khác khơng, phần lẻ lần nhân cuối 0,2 lặp lại kết lần nhân thứ nhất, nhƣ tốn khơng thể kết thúc với kết 0,2 hệ 10 Giả sử toán yêu cầu lấy số lẻ ta dừng PF(N) = 0,0011 Kết cuối cùng: 29,210 = 11101,00112  Đổi 1309,7810 sang hệ thập lục phân: Phần nguyên 1309 16 Dƣ 13 a0 = D 81 16 Dƣ a1 = 5 16 Dƣ a2 = Kết 130910 = 55Dh Phần thập phân 0,78*16 = 12,48 a-1 = C 0,48*16 = 7,68 a-2 = 0,68*16 = 10,88 a-3 = A … Nếu lấy số lẻ: 0,7810 = C7Ah Kết cuối cùng: 1309,7810 = 55D,C7Ah 1.3.3 Đổi số từ hệ b sang hệ bk ngƣợc lại CHƢƠNG 5: BỘ NHỚ BÁN DẪN vùng tái hợp với lỗ trống xóa điện lộ P transistor trở trạng thái khơng dẫn ban đầu Hình 5.8 Mỗi tế bào nhớ EPROM gồm transistor FAMOS nối tiếp với transistor MOS khác mà ta gọi transistor chọn, nhƣ vai trò FAMOS giống nhƣ cầu chì nhƣng phục hồi đƣợc Để loại bỏ transistor chọn ngƣời ta dùng transistor SAMOS (Stacked Gate Avalanche Injection MOS) có cấu tạo tƣơng tự transistor MOS nhƣng có đến cổng nằm chồng lên nhau, đƣợc nối cực Gate để Khi cổng tích điện làm gia tăng điện thềm khiến transistor trở nên khó dẫn điện Nhƣ ta chọn điện Vc khoảng VT1 VT2 giá trị điện thềm tƣơng ứng với trạng thái transistor (VT1 < Vc < VT2) transistor khơng đƣợc lập trình (khơng có lớp electron cổng nổi) dẫn cịn transistor đƣợc lập trình khơng dẫn Hình 5.9 Điểm bất tiện U.V EPROM cần thiết bị xóa đặc biệt phát tia U.V lần xóa tất tế bào nhớ IC nhớ bị xóa Nhƣ ngƣời sử dụng phải nạp lại tồn chƣơng trình 5.3.1.4 ROM lập trình đƣợc xóa đƣợc xung điện (Electrically Erasable PROM, EEPROM hay Electrically Alterable PROM, EAPROM) Đây loại ROM lập trình đƣợc xóa đƣợc nhờ xung điện đặc biệt xóa để sửa byte Các tế bào nhớ EEPROM sử dụng transistor MNOS (Metal Nitride Oxide Semiconductor) có cấu tạo nhƣ Hình 5.10 Giữa lớp kim loại nối cực lớp SiO2 lớp mỏng chất Nitrua Silic (Si3N4) từ 40nm đến 650nm Dữ liệu đƣợc nạp cách áp điện dƣơng cực G S (khoảng 20 đến 25V 100ms) Do khác biệt độ dẫn điện, electron tích bề mặt lớp SiO2 Si3N4, electron tồn ngắt nguồn làm thay đổi trạng thái dẫn điện transistor Bây áp điện 113 CHƢƠNG 5: BỘ NHỚ BÁN DẪN âm cực G S ta đƣợc lớp điện tích trái dấu với trƣờng hợp trƣớc Nhƣ hai trạng thái khác Transistor thiết lập đƣợc hai điện ngƣợc chiều nhƣ tế bào nhớ đƣợc ghi xóa với xung điện trái dấu Hình 5.10 5.3.1.5 FLASH ROM EPROM loại nonvolatile, có tốc độ truy xuất nhanh (khoảng 120ns), mật độ tích hợp cao, giá thành rẻ nhiên để xóa nạp lại phải dùng thiết bị đặc biệt lấy khỏi mạch EEPROM nonvolatile, có tốc độ truy xuất nhanh, cho phép xóa nạp lại mạch byte nhƣng có mật độ tích hợp thấp giá thành cao EPROM Bộ nhớ FLASH ROM tận dụng đƣợc ƣu điểm hai loại ROM nói trên, nghĩa có tốc độ truy xuất nhanh, có mật độ tích hợp cao nhƣng giá thành thấp Hầu hết FLASH ROM sử dụng cách xóa đồng thời khối liệu nhƣng nhanh (hàng trăm ms so với 20 U.V EPROM) Những FLASH ROM hệ cho phép xóa sector (512 byte) chí vị trí nhớ mà khơng cần lấy IC khỏi mạch FLASH ROM có thời gian ghi khoảng 10μs/byte so với 100 μs EPROM ms EEPROM 5.3.1.6 Giản đồ thời gian ROM Ngoại trừ MROM dùng chế độ đọc, loại ROM khác sử dụng hai chế độ đọc nạp chƣơng trình Nhƣ ta có hai loại giản đồ thời gian: Giản đồ thời gian đọc giản đồ thời gian nạp trình Hình 5.11 giản đồ thời gian tiêu biểu cho chu kỳ đọc ROM Các giá trị địa chỉ, tín hiệu R/ W CS đƣợc cấp từ CPU cần thực tác vụ đọc liệu địa Thời gian để thực tác vụ đọc gọi chu kỳ đọc tRC Trong chu kỳ đọc kể số thời gian sau: Hình 5.11 114 CHƢƠNG 5: BỘ NHỚ BÁN DẪN - tACC (Address Access time: Thời gian truy xuất địa chỉ): Thời gian tối đa từ lúc CPU đặt địa lên bus địa đến lúc liệu có giá trị bus liệu Đối với ROM dùng BJT thời gian khoảng từ 30 ns đến 90 ns, cịn loại MOS từ 200 ns đến 900 ns - tACE (tACE: Chip select (enable) access time: Thời gian thâm nhập chọn chip): Thời gian tối đa từ lúc tín hiệu CS đƣợc đặt lên bus điều khiển đến lúc liệu có giá trị bus liệu ROM BJT khoảng 20 ns , MOS 100 ns - tH (Hold time): Thời gian liệu tồn bus liệu kể từ lúc tín hiệu CS hết hiệu lực Hình 5.12 giản đồ thời gian chu kỳ nạp liệu cho EPROM Một chu kỳ nạp liệu bao gồm thời gian nạp (Programmed) thời gian kiểm tra kết (Verify) Hình 5.12 5.3.2 Thiết bị logic lập trình đƣợc (Programmable logic devices, PLD) Là tên gọi chung thiết bị có tính chất nhớ lập trình để thực cơng việc cụ thể Trong cơng việc thiết kế hệ thống, ngƣời ta cần số mạch tổ hợp để thực hàm logic Việc sử dụng mạch lặp lại thƣờng xuyên thay đổi tham số hàm phải đƣợc thực để thỏa mãn yêu cầu việc thiết kế Nếu phải thiết kế từ cổng logic mạch cồng kềnh, tốn mạch in, dây nối nhiều, kết độ tin cậy không cao Nhƣ vậy, tiện lợi mạch đƣợc chế tạo sẵn ngƣời sử dụng tác động vào để làm thay đổi phần chức mạch cách lập trình Đó ý tƣởng sở cho đời thiết bị logic lập trình đƣợc Các thiết bị đƣợc xếp loại nhƣ nhớ gồm loại: PROM, PAL (Programmable Array Logic) PLA (Programmable Logic Array) Trƣớc nhất, xét qua số qui ƣớc cách biểu diễn phần tử PLD Một biến hàm thƣờng xuất dạng nguyên đảo nên dùng ký hiêu đệm đảo chung cổng có ngã Một nối chết, gọi nối cứng (không thay đổi đƣợc) đƣợc vẽ chấm đậm (.) nối sống, gọi nối mềm (dùng lập trình) dấu (x) Nối sống thực chất cầu chì, lập trình đƣợc phá bỏ Một cổng nhiều ngã vào thay ngã vào với nhiều mối nối Hình 5.13 Chúng ta lấy ví dụ với mạch tƣơng đối đơn giản để thấy đƣợc cấu tạo PLD, PLD thực đƣợc hàm hàm gồm biến, nhƣ 115 CHƢƠNG 5: BỘ NHỚ BÁN DẪN mạch gồm ngã vào ngã Trên thực tế số hàm biến PLD lớn Hình 5.13 5.3.2.1 PROM Hình 5.14 cấu tạo PROM có ngã vào ngã Có tất 16 cổng AND có ngã vào đƣợc nối chết với ngã đảo không đảo biến vào, ngã cổng AND 16 tổ hợp biến (Gọi đƣờng tích) Các cổng OR có 16 ngã vào đƣợc nối sống để thực hàm tổng (đƣờng tổng) Nhƣ với PROM việc lập trình thực đƣờng tổng Ví dụ dùng PROM để tạo hàm sau: O1 = A+DB+DC, O2 = DCBA+DCBA, O3 = CBA, O4 = BA+DC Ta phải chuẩn hóa hàm chƣa chuẩn O1 = DCBA+DCBA+DCBA+DCBA+DCBA+DCBA+DCBA +DCBA+DCBA+DCBA+DCBA O3 = CBA= DCBA+DCBA O4 = BA+DC = DCBA+DCBA+DCBA+DCBA+DCBA+DCBA+DCBA Mạch cho Hình 5.14b Hình 5.14 5.3.2.2 PAL 116 CHƢƠNG 5: BỘ NHỚ BÁN DẪN Mạch tƣơng tự với IC PROM, PAL có cổng AND ngã vào đƣợc nối sống cổng OR cổng có ngã vào nối chết với đƣờng tích Nhƣ việc lập trình đƣợc thực đƣờng tích Hình 5.15b IC PAL đƣợc lập trình để thực hàm ví dụ trên: O1 = A+DB+DC, O2 = DCBA+DCBA, O3 = CBA, O4 = BA+DC Hình 5.15 5.3.2.3 PLA Hình 5.16 117 CHƢƠNG 5: BỘ NHỚ BÁN DẪN PLA có cấu tạo tƣơng tự PROM PAL, nhƣng ngã vào cổng AND cổng OR đƣợc nối sống Hình 5.16 Nhƣ khả lập trình PLA bao gồm hai cách lập trình loại IC kể 5.3.3 RAM (Random Acess Memory) Có hai loại RAM : RAM tĩnh RAM động RAM tĩnh cấu tạo tế bào nhớ FF, RAM động lợi dụng điện dung ký sinh cực transistor MOS, trạng thái tích điện hay khơng tụ tƣơng ứng với hai bit Do RAM động có mật độ tích hợp cao, dung lƣợng nhớ thƣờng lớn nên để định vị phần tử nhớ ngƣời ta dùng phƣơng pháp đa hợp địa chỉ, từ nhớ đƣợc chọn có đủ hai địa hàng cột đƣợc lần lƣợt tác động Phƣơng pháp cho phép n đƣờng địa truy xuất đƣợc 22n vị trí nhớ Nhƣ giản đồ thời gian RAM động thƣờng khác với giản đồ thời gian RAM tĩnh ROM 5.3.3.1 RAM tĩnh (Static RAM, SRAM) Mỗi tế bào RAM tĩnh mạch FlipFlop dùng Transistor BJT hay MOS Hình 5.17 Hình 5.17 a,b Hình 5.17a tế bào nhớ RAM tĩnh dùng transistor BJT với đƣờng địa hàng cột Khi hai đƣờng địa hàng cột mức thấp tế bào không đƣợc chọn cực E có điện thấp hai transistor dẫn, mạch không hoạt động nhƣ FF Khi hai địa hàng cột lên cao, mạch hoạt động nhƣ FF, hai trạng thái tế bào nhớ dƣợc đặc trƣng hai trạng thái khác đƣờng bit bit Giả sử T1 dẫn T2 ngƣng, đƣờng bit có dòng điện chạy qua, tạo điện cao R3 đƣờng bit khơng có dịng chạy qua nên R4 có điện thấp Nếu ta qui ƣớc trạng thái tƣơng ứng với bit trạng thái ngƣợc lại, trạng thái T1 ngƣng T2 dẫn, hiệu điện trở R3 thấp R4 cao, bit R3 R4 có tác dụng biến đổi dịng điện điện 118 CHƢƠNG 5: BỘ NHỚ BÁN DẪN Đối với tế bào nhớ dùng MOS, hai đƣờng từ nối với T5, T6 T7, T8 nên hai đƣờng từ mức thấp T1 T2 bị cô lập khỏi mạch, tế bào nhớ không đƣợc chọn Khi hai lên cao mạch hoạt động tƣơng tự nhƣ Trong mạch R R2 thay T3 T4 không cần R3 R4 nhƣ mạch dùng BJT Hình 5.18 mạch điều khiển chọn chip thực tác vụ đọc/viết vào tế bào nhớ Hình 5.18 OPAMP giữ vai trị mạch so sánh điện hai đƣờng bit bit cho ngã mức cao thấp tùy kết so sánh (tƣơng ứng với trạng thái tế bào nhớ) liệu đƣợc đọc cổng đệm thứ mở ( R/ W lên cao) Khi cổng đệm thứ mở ( R/ W xuống thấp) liệu đƣợc ghi vào tế bào nhớ qua cổng đệm Cổng tạo hai tín hiệu ngƣợc pha từ liệu vào Nếu hai tín hiệu trạng thái với hai đƣờng bit bit mạch trƣớc đó, mạch khơng đổi trạng thái nghĩa tế bào nhớ lƣu bit giống nhƣ bit muốn ghi vào mạch khơng thay đổi Bây giờ, liệu cần ghi khác với liệu lƣu trữ mạch FF thay đổi trạng thái cho phù hợp với tín hiệu ngƣợc pha đƣợc tạo từ liệu Bit đƣợc ghi vào - Chu kỳ đọc SRAM Giản đồ thời gian chu kỳ đọc SRAM tƣơng tự nhƣ giản đồ thời gian chu kỳ đọc ROM thêm điều kiện tín hiệu R/ W lên mức cao - Chu kỳ viết SRAM Hình 5.19 giản đồ thời gian chu kỳ viết SRAM Một chu kỳ viết tWC bao gồm: - tAS (Address Setup time: Thời gian thiết lập địa chỉ): Thời gian để giá trị địa ổn định bus địa lúc tín hiệu CS tác động - tW (Write time): Thời gian từ lúc tín hiệu CS tác động đến lúc liệu có giá trị bus liệu - tDS tDH: Khoảng thời gian liệu tồn bus liệu bao gồm thời gian trƣớc (tDS) sau (tDH) tín hiệu CS khơng tác động - tAH (Address Hold time: Thời gian giữ địa chỉ): từ lúc tín hiệu CS khơng cịn tác động đến lúc xuất địa 119 CHƢƠNG 5: BỘ NHỚ BÁN DẪN Hình 5.19 5.3.3.2 RAM động (Dynamic RAM, DRAM) Hình 5.20a tế bào nhớ DRAM Hình 5.20 a,b Hình 5.20b cách biểu diễn tế bào nhớ DRAM đơn giản số chi tiết đƣợc dùng để mô tả tác vụ viết đọc tế bào nhớ Các khóa từ S1 đến S4 transistor MOS đƣợc điều khiển tín hiệu từ mạch giải mã địa tín hiệu R/ W Để ghi liệu vào tế bào, khóa S1 S2 đóng S3 S4 mở Bit thực việc nạp điện cho tụ C bit làm tụ C phóng điện Sau khóa mở để lập C với phần mạch cịn lại Một cách lý tƣởng C trì trạng thái vĩnh viễn nhƣng thực tế ln ln có rỉ điện qua khóa chúng mở C bị dần điện tích Để đọc liệu khóa S2, S3, S4 đóng S1 mở, tụ C nối với mạch so sánh với điện tham chiếu để xác định trạng thái logic Điện mạch so sánh liệu đƣợc đọc Do S2 S4 đóng, liệu đƣợc nối ngƣợc lại tụ C để làm tƣơi Nói cách khác, bit liệu tế bào nhớ đƣợc làm tƣơi đƣợc đọc Sử dụng DRAM, đƣợc thuận lợi dung lƣợng nhớ lớn nhƣng phải có số mạch phụ trợ: - Mạch đa hợp địa DRAM ln sử dụng địa hàng cột - Mạch làm tƣơi để phục hồi liệu bị sau khoảng thời gian ngắn 120 CHƢƠNG 5: BỘ NHỚ BÁN DẪN 5.3.3.3 Đa hợp địa Nhƣ nói trên, dung lƣợng RAM lớn nên phải dùng phƣơng pháp đa hợp để chọn vị trí nhớ DRAM Mỗi vị trí nhớ đƣợc chọn địa hàng cột lần lƣợt xuất ngã vào địa Ví dụ với DRAM có dung lƣợng 14Kx1, thay phải dùng 14 đƣờng địa ta cần dùng đƣờng mạch đa hợp 14 → (7 đa hợp 2→1) để chọn 14 đƣờng địa từ CPU Hình 5.21 Bộ nhớ có cấu trúc ma trận 128x128 tế bào nhớ, xếp thành 128 hàng 128 cột có ngã vào ngã liệu, ngã vào R/ W Hai mạch chốt địa (hàng cột) ghi bit có ngõ vào nối với ngõ mạch đa hợp ngõ nối với mạch giải mã hàng cột Các tín hiệu RAS CAS dùng làm xung đồng hồ cho mạch chốt tín hiệu Enable cho mạch giải mã Nhƣ 14 bit địa từ CPU lần lƣợt đƣợc chốt vào ghi hàng cột tín hiệu RAS CAS đƣợc giải mã để chọn tế bào nhớ Vận hành hệ thống đƣợc thấy rõ xét giản đồ thời gian DRAM Hình 5.21 5.3.3.4 Giản đồ thời gian DRAM Hình 5.22 giản đồ thời gian đọc viết tiêu biểu DRAM (Hai giản đồ khác thời lƣợng nhƣng có chung dạng nên ta vẽ một) Giản đồ cho thấy tác động tín hiệu MUX tín hiệu RAS CAS Khi MUX mức thấp đa hợp cho địa hàng (A0…A6) đƣợc chốt vào ghi tín hiệu RAS xuống thấp Khi MUX mức cao mạch đa hợp cho địa cột (A7…A13) đƣợc chốt vào ghi tín hiệu CAS xuống thấp Khi địa hàng cột đƣợc giải mã, liệu địa xuất bus liệu để đọc ghi vào (khả dụng) 121 CHƢƠNG 5: BỘ NHỚ BÁN DẪN Hình 5.22 5.3.3.5 Làm tƣơi DRAM DRAM phải đƣợc làm tƣơi với chu kỳ khoảng 2ms để trì liệu Trong phần trƣớc ta thấy tế bào nhớ DRAM đƣợc làm tƣơi tác vụ đọc đƣợc thực Lấy ví dụ với DRAM có dung lƣợng 16Kx1 (16.384 tế bào) nói trên, chu kỳ làm tƣơi ms cho 16.384 tế bào nhớ nên thời gian đọc tế bào nhớ phải ms/16.384 = 122 ns Đây thời gian nhỏ không đủ để đọc tế bào nhớ điều kiện vận hành bình thƣờng Vì lý hãng chế tạo thiết kế chip DRAM cho tác vụ đọc đƣợc thực tế bào nhớ, tất tế bào nhớ hàng đƣợc làm tƣơi Điều làm giảm lƣợng lớn tác vụ đọc phải thực để làm tƣơi tế bào nhớ Trở lại ví dụ trên, tác vụ đọc để làm tƣơi phải thực cho 128 hàng ms Tuy nhiên để vừa vận hành điều kiện bình thƣờng vừa phải thực chức làm tƣơi ngƣời ta phải dùng thêm mạch phụ trợ, gọi điều khiển DRAM (DRAM controller) IC 3242 hảng Intel thiết kế để sử dụng cho DRAM 16K Hình 5.23 REFRESH ENABLE ROW ENABLE Controller output HIGH X Refresh address (từ mạch đếm) LOW HIGH Địa hàng (A0 …A6 từ CPU) LOW LOW Địa cột (A7 …A13 từ CPU) Hình 5.23 Ngã 3242 địa bit đƣợc đa hợp nối vào ngã vào địa DRAM Một mạch đếm bit kích xung đồng hồ riêng để cấp địa hàng cho 122 CHƢƠNG 5: BỘ NHỚ BÁN DẪN DRAM suốt thời gian làm tƣơi 3242 lấy địa 14 bit từ CPU đa hợp với địa hàng cột đƣợc dùng CPU thực tác vụ đọc hay viết Mức logic áp dụng cho ngã REFRESH ENABLE ROW ENABLE xác định bit địa xuất ngã mạch controller cho bảng 5.4 Mở rộng nhớ Các IC nhớ thƣờng đƣợc chế tạo với dung lƣợng nhớ có giới hạn, nhiều trƣờng hợp thỏa mãn yêu cầu ngƣời thiết kế Do mở rộng nhớ việc làm cần thiết Có trƣờng hợp phải mở rộng nhớ 5.4.1 Mở rộng độ dài từ Đây trƣờng hợp số vị trí nhớ đủ cho yêu cầu nhƣng liệu cho vị trí nhớ khơng đủ Có thể hiểu đƣợc cách mở rộng độ dài từ qua ví dụ Ví dụ: Mở rộng nhớ từ 1Kx1 lên 1Kx8 : Chúng ta phải dùng IC nhớ 1Kx1, IC nhớ đƣợc nối chung bus địa đƣờng tín hiệu điều khiển IC quản lý đƣờng bit IC vận hành lúc từ nhớ bit Hình 5.24 Hình 5.24 5.4.2 Mở rộng vị trí nhớ Hình 5.25 Số bit cho vị trí nhớ đủ theo u cầu nhƣng số vị trí nhớ khơng đủ Ví dụ: Có IC nhớ dung lƣợng 1Kx8 Mở rộng lên 4Kx8 Cần IC Để chọn IC nhớ cần mạch giải mã đƣờng sang đƣờng, ngã mạch giải mã 123 CHƢƠNG 5: BỘ NHỚ BÁN DẪN lần lƣợt nối vào ngã CS IC nhớ, nhƣ địa IC nhớ khác Hình 5.25 Trong ví dụ IC1 chiếm địa từ 000H đến 3FFH, IC2 từ 400H đến 7FFH, IC3 từ 800H đến BFFH IC4 từ C00H đến FFFH 5.4.3 Mở rộng dung lƣợng nhớ Cả vị trí nhớ độ dài từ IC không đủ để thiết kế Để mở rộng dung lƣợng nhớ ta phải kết hợp hai cách nói Ví dụ: Mở rộng nhớ từ 4Kx4 lên 24Kx8 Cần cặp IC mắc song song, cặp IC có chung địa đƣợc chọn mạch giải mã sang đƣờng Hình 5.26 Ta dùng ngã từ Y0 đến Y5 mạch giải mã 124 CHƢƠNG 5: BỘ NHỚ BÁN DẪN 125 CHƢƠNG 5: BỘ NHỚ BÁN DẪN - Địa IC (1&2): 0000H - 0FFFH, IC (3&4): 1000H - 1FFFH, IC (5&6): 2000H - 2FFFH IC (7&8): 3000H - 3FFFH, IC (9&10): 4000H - 4FFFH IC (11&12): 5000H - 5FFFH CÂU HỎI CHƢƠNG 5: Từ nhớ gì? Khái niệm phân loại ROM? Khái niệm Ram? Cách mở rộng nhớ? 126 TÀI LIỆU THAM KHẢO [1] Nguyễn Thúy Vân (1994), Kỹ thuật số, NXB Khoa Học Kỹ Thuật [2] Tống Văn On (2006), Kỹ thuật số: lý thuyết tập, NXB Lao Động [3] Nguyễn Đắc Thắng (2006), Kỹ thuật số thực hành, NXB Khoa Học Kỹ Thuật [4] Đại Học Thanh Hoa Bắc Kinh (1996), Cơ sở kỹ thuật điện tử số, NXB Giáo Dục [5] Charles H.Roth (1991), Fundamentals of logic design, fourth edition, Prentice Hall [6] Richard F.Tinder (1991), Digital engineering design, Prentice Hall [7] Glernn M.Glasford (1988), Digital Electronic Circuits, Prentice Hall International Inc [8] John F.Wakerly (1988), Digital design principles and practices, Prentice Hall 127 ... gọn (số lƣợng phép tính số lƣợng số đƣợc biểu diễn dƣới dạng thật bù nhất) Các kỹ thuật để đạt đƣợc thực hàm Boole đơn giản phụ thuộc vào nhiều yếu tố: Một số lƣợng phép tính số lƣợng số (số lƣợng... số từ đến 9: S10 = {0,1,2,3,4,5,6,7,8,9} Khi số gồm nhiều số mã đƣợc viết, giá trị số mã tùy thuộc vị trí số Giá trị đƣợc gọi trọng số số mã Ví dụ 1: Số 1998 hệ thập phân có giá trị xác định triển... k số hạng (tính theo hệ b) số hệ bk Ví dụ 7:  Đổi số N = 10101001100,1100102 sang hệ = 23 Từ dấu phẩy, nhóm số hạng hai phía (nếu cần, thêm số vào nhóm đầu cuối để đủ số hạng mà không làm thay