BÁO CÁO TIỂU LUẬN MÔN THIẾT KẾ VI MẠCH SỐ ĐỀ TÀI TÌM HIỂU CÔNG NGHỆ MỚI CỦA CARBON NANOTUBE TRANSISTER VÀ LỢI ÍCH ĐỐI VỚI DIGITAL VLSI
ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA - KHOA ĐIỆN – ĐIỆN TỬ BÁO CÁO TIỂU LUẬN MÔN THIẾT KẾ VI MẠCH SỐ ĐỀ TÀI: TÌM HIỂU CƠNG NGHỆ MỚI CỦA CARBON NANOTUBE TRANSISTER VÀ LỢI ÍCH ĐỐI VỚI DIGITAL VLSI Giáo viên hướng dẫn: TS Trần Hoàng Linh Sinh viên thực hiện: Lê Việt Hoàng 1812266 Nguyễn Đức Quang Tường 1814714 Nguyễn Minh Vinh 1814786 Tp Hồ Chí Minh, tháng 8, năm 2021 Mục Lục Danh sách hình vẽ Danh sách bảng Giới thiệu 1.1 Tổng quan: 1.2 Lịch sử đời CNTs: 1.3 Carbon nanotube field – effect transistor (CNTFET): Bóng bán dẫn ống nano carbon thu nhỏ đến 40 nanomet 2.1 Giới thiệu 2.2 Đặc tính điện 11 Thu nhỏ cổng Carbon nanotube complementary transistor xuống chiều dài 5nm 17 3.1 Giới thiệu 17 3.2 Cấu trúc hiệu suất CNT CMOS FET 10nm 18 3.3 Cấu trúc hiệu suất CNT FETs 5-nm .21 3.4 Đo điểm chuẩn CNT CMOS FET .24 Lợi ích Carbon nanotube transistor Digital VLSI 30 4.1 Giới thiệu 30 4.2 Kết so sánh hiệu lượng 31 4.2.1 Kết công nghệ nút 7nm 31 4.2.2 Kết công nghệ nút 5nm 33 4.3 Lợi ích hiệu lượng cho CNFET 33 Kết luận 38 Danh sách hình Hình 1.1 Cấu trúc kim cương Hình 1.2 Cấu trúc graphit Hình Cấu trúc Fullerense: a) C60; b) C70; c) C80 Hình 1.4 Các dạng cấu trúc CNTs: a) SWCNT; b) MWCNTs; c) bó SWCNTs Y Hình 2.1 Hình ảnh minh họa kính hiển vi điện tử bóng bán dẫn s-CNT riêng lẻ có tỷ lệ cực lớn .9 Hình 2 Các đặc tính điện bóng bán dẫn s-CNT riêng lẻ mở rộng đến dấu chân thiết bị 40 nm .12 Hình Giản đồ, ảnh hiển vi điện tử tính chất điện bóng bán dẫn hiệu suất cao chia tỷ lệ xây dựng s-CNTarrays .13 Hình 3.1 Cấu trúc hiệu suất CNT CMOS FET 10nm 19 Hình 3.2 Cấu trúc hiệu suất CNT FETs 5-nm .22 Hình 3.3 Đo điểm chuẩn CNT CMOS FET cơng trình với CNT FETs Si CMOS FETs xuất 24 Hình 3.4 Thu nhỏ chiều dài tiếp xúc CNT CMOS FETs 27 Hình 4.1 Các cơng nghệ FET 31 Hình 4.2 Năng lượng lõi xử lý OpenSPARC T2 so với tần số xung nhịp công nghệ FET: nút nm 32 Hình 4.3 Năng lượng lõi xử lý 32 bit so với tần số xung nhịp công nghệ FET: nút nm 33 Hình 4.4 Các ưu điểm cơng nghệ CNFET 35 Danh sách bảng Bảng So sánh số FET khác giới hạn lý thuyết .26 Bảng Bảng số liệu thí nghiệm nút 7nm 36 Bảng Bảng số liệu thí nghiệm nút 5nm 37 Giới thiệu 1.1 Tổng quan: - Thế giới phát triển với tốc độ chóng mặt Đi kèm với cơng nghệ tiên tiến, mạnh mẽ đời khiến cho sống thoải mái Bên cạnh công nghệ sản xuất transistor với chất bán dẫn Si, Ga, … có cơng nghệ sản xuất transistor với ống nano carbon (CNTs: carbon nanotube) Với phát triển cơng nghệ CNT transistor có bước tiến lớn Sau ba công nghệ tiên tiến nói CNT transistor Nhưng trước hết ta qua sơ lược CNTs 1.2 Lịch sử đời CNTs: - Trước năm 1985 người ta cho cacbon tồn ba dạng thù hình Dạng thù hình thứ cacbon dạng phổ biến thường gọi than Về mặt cấu trúc, dạng vơ định hình Dạng thù thứ hai cacbon hay gặp kỹ thuật, graphit (than chì) Cấu trúc graphit gồm nhiều lớp graphen song song với xếp thành mạng lục giác phẳng (hình 1.1) Và dạng thù hình thứ ba cacbon kim cương Trong tinh thể kim cương, nguyên tử cacbon nằm tâm hình tứ diện liên kết với bốn nguyên tử cacbon loại (hình 1.2) Hình 1.2 Cấu trúc graphit Hình 1.1 Cấu trúc kim cương - Đến năm 1985, nguyên cứu cacbon, Kroto đồng nghiệp khám phá tập hợp lớn nguyên tử cacbon kết tinh dạng phân tử có dạng hình cầu kích thước cỡ nanomet – dạng hình thù cacbon gọi Fullerense Fullerense lồng phân tử khép kín với nguyên tử cacbon xếp thành mặt cầu mặt elip Fullerense biết đến C60, có dạng cầutrúc gồm tử cacbon a) nằm b) đỉnh khối 32 mặt tạo Hình hình Cấu 60 bảnnguyên Fullerense: C60; C70; c) C80 12 ngũ giác 20 lục giác (hình 1.3a) Năm 1990, Kratschmer tìm thấy sản phẩm muội than tạo phóng điện hồ quang điện cực graphite có chứa C60 dạng fullerense khác C70, C80 (hình 1.3b, hình 1.3c) - Năm 1991, quan sát kính hiển vi điện tử truyền qua phân giải cao (HRTEM) sản phẩm tạo phóng điện hồ quang hai cực graphit, Iijima S phát tinh thể cực nhỏ, dài bám điện cực catot Đó ống nano carbon đa tường (MWCNT – Multi Wall Carbon Nanotube) (hình 1.4b) Hai năm sau, Iijima tiếp tục công bố kết tổng hợp ống nano carbon đơn tường (SWCNT – Single Wall Carbon Nanotube) (hình 1.4a), ống rỗng có đường kính từ – nm chiều dài cỡ vài μm Vỏ ống gồm có nguyên tử carbon xếp đặn đỉnh hình lục giác - a) Đơn tường b) Đa tường c) Bó ống đơn tường Từ phát mà CNT đưa vào nguyên cứu ứng dụng Hình 1.4 Các dạng cấu trúc CNTs: a) SWCNT; b) MWCNTs; c) bó SWCNTs nhiều lĩnh vực khác Một số sản xuất transistor 1.3 Carbon nanotube field – effect transistor (CNTFET): - CNTFET FET thay sử dụng Silicon làm nguyên liệu để tạo kênh xử dụng CNT Cơng nghệ mắt vào năm 1998 có nhiều cơng nghệ phát triển Hiện có nhiều loại CNTFETs, số loại tiêu biểu: o Back – gated CNTFETs o Top – gated CNTFETs o Wrap – around gate CNTFETs o Suspended CNTFETs Bóng bán dẫn ống nano carbon thu nhỏ đến 40 nanomet 2.1 Giới thiệu The International Technology Roadmap for Semiconductors (ITRS) chia sẻ nhà sản xuất chip, nhà cung cấp vật liệu nhà sản xuất thiết bị [1](q trình hóa bóng bán dẫn logic theo tiến độ 1) hướng dẫn “nút” công nghệ miniaturof, với số lượng nhỏ công nghệ cho thiết bị nhỏ nhanh Các bóng bán dẫn hiệu ứng trường silicon (Si FETs) sản xuất nút 14 nm, có dấu chân bên tổng thể khoảng 90 đến 100 nm [2] chúng gần tới giới hạn tỷ lệ Lộ trình ITRS dự đoán dấu chân thiết bị đạt 40 nm thập kỷ kể từ với nút nm, nơi chiều dài cổng thiết bị (Lg) chiều dài tiếp xúc (Lc) giảm xuống ~ 10 nm với đệm rộng ~ nm ngăn cách bên cổng khỏi nguồn điện cực [1] Các công nghệ thay khám phá cho công tác kỹ thuật số để đáp ứng yêu cầu nghiêm ngặt Các bóng bán dẫn dựa ống nano cacbon bán dẫn (s-CNTs) coi ứng cử viên hứa hẹn [3] Độ mỏng nội s-CNTs (đường kính khoảng nm) cho phép kiểm soát tĩnh điện tuyệt vời để giảm thiểu tiêu tán điện thụ động trạng thái tắt vận tốc bão hòa cao chúng điện tử lỗ trống cho phép thiết bị chuyển đổi tần số định ổ đĩa thấp nhiều điện áp (VDD), làm giảm tiêu thụ điện động Những nỗ lực nghiên cứu chuyên sâu từ giới học thuật công nghiệp 20 năm qua thúc đẩy phát triển vượt bậc điện tử nano dựa ống nano carbon, dẫn đến trình diễn quan trọng, bao gồm thiết bị có hình học toàn cổng lý tưởng, sử dụng logic bổ sung quy trình bán dẫn tiêu chuẩn [4], sản xuất hàng loạt 10.000 bóng bán dẫn s-CNT riêng lẻ mạch ống nano chức lên đến vi xử lý nguyên thủy Những nghiên cứu khứ đại diện cho cột mốc quan trọng công nghệ thực thiết bị lớn nhiều so với Si FET mà khơng mở rộng tồn bóng bán dẫn ống nano đến dấu chân 40 nm Để đánh giá khả mở rộng bóng bán dẫn s-CNT thí nghiệm, người ta đạt tiến lớn việc giảm thành phần thiết bị quan trọng, Lg, xuống 10 chí nm [5] Tuy nhiên, thiết bị ống nano Lg 10 nm hiệu suất cao trước sử dụng nguồn dài từ 100 đến 200 nm tiếp điểm thoát chồng lên với s-CNT để đạt điện trở tiếp xúc thấp Đang kết nối đầu mở s-CNTs đến tiếp điểm molypden cho phép giảm Lc xuống 10 nm mà không làm tăng điện trở [6] Tuy nhiên, quy trình u cầu 850 ° C, điều khơng tương thích với việc chế tạo kênh 60 nm thiếu độ ổn định cấu trúc cần thiết cho kim loại chịu lửa molypden nhiệt độ cao [6] Màng coban niken tinh khiết tạo thành tiếp điểm liên kết cuối với ống nano riêng lẻ thưa thớt 400 ° đến 600 ° C thơng qua q trình hịa tan carbon [7] Tuy nhiên, nhiệt độ nóng chảy thấp nhiều chúng giới hạn Lc nhỏ đạt 30 nm Lg đến 60 nm tính ổn định cấu trúc nhiệt độ [7] Khơng có quy trình báo cáo chí có khả đáp ứng dấu chân 40 nm quy mô Hơn nữa, nghiên cứu khả mở rộng kích thước thiết bị trước tập trung vào bóng bán dẫn xây dựng ống nano riêng lẻ Một công nghệ thực tế yêu cầu mảng s-CNTs hoạt động để cung cấp đủ dịng điện cho ổ đĩa Do đó, u cầu hiệu suất cuối vượt xa điều chứng minh Một bóng bán dẫn s-CNT kênh p hiệu suất cao hoàn chỉnh mở rộng đến dấu chân 40 nm, theo yêu cầu nút công nghệ nm cấu trúc cổng sử dụng với điểm tiếp xúc đầu cuối hình thành quy trình nhiệt độ thấp (650 ° C) Tính ưu việt hiệu suất chuẩn hóa theo độ cao bóng bán dẫn s-CNT đơn lẻ kích thước so sánh với cơng nghệ silicon đại Hơn nữa, việc chế tạo nhiều thiết bị mảng ống nano hiệu suất cao phù hợp với cơng nghệ có dấu chân, sử dụng nguồn s-CNT có độ tinh khiết cao, tự lắp ráp để đóng gói ống nano thành mảng chỉnh có độ phủ bề mặt đầy đủ tiếp điểm ngoại quan có điện trở thấp Các bóng bán dẫn mảng s-CNT thể dòng điện trạng thái bão hòa cao 1,2 mA m-1 độ dẫn điện mS m-1, vượt độ dẫn thiết bị silicon cạnh tranh tốt chúng đánh giá theo cổng tải khuynh hướng xả nguồn (VDS), khơng có chuẩn hóa Sơ đồ cấu trúc bóng bán dẫn hiển thị Hình 1A thiết bị thực tế hiển thị hình hiển vi điện tử truyền qua mặt cắt (TEM) Hình 1B Dấu chân tổng thể bóng bán dẫn giới hạn không gian rãnh SiO2, theo cách tương tự khoảng cách cạnh hai vias tiếp xúc lân cận Si FETs, 40 nm đo từ đáy rãnh ~ -nmthick s-CNT cư trú kết nối với nguồn [8] Các điện cực kéo dài đỉnh coi phần kết nối cục bộ, mà diện chúng không ảnh hưởng đến việc đánh giá khả mở rộng thiết bị cấp độ bóng bán dẫn riêng lẻ Một s-CNT đơn lẻ, nằm lớp oxit nhiệt dày 20 nm nuôi cấy cán silicon, liên kết cuối với nguồn rộng 10 nm thoát tiếp điểm hợp kim Co-Mo phản ứng hình thành cacbua rắn Hình 2.1 Hình ảnh minh họa kính hiển vi điện tử bóng bán dẫn s-CNT riêng lẻ có tỷ lệ cực lớn A: Chế độ xem mở rộng giản đồ cho thấy rãnh oxit xác định dấu chân thiết bị 40 nm, điểm tiếp xúc nguồn điện từ cuối liên kết với kênh s CNT, chất đệm điện môi cổng Al2O3 nm, cấu trúc thiết bị cổng Lc, Wsp Lg đánh dấu chiều dài tiếp xúc thiết bị, chiều rộng miếng đệm chiều dài cổng B: Hình ảnh TEM mặt cắt ngang thiết bị (A) qua cổng minh họa cấu trúc rãnh oxit, tiếp điểm, điện môi điện cực cổng để đảm bảo độ xác việc xác định Lc, Wsp Lg, dấu chân tổng thể thiết bị 3.4 Đo điểm chuẩn CNT CMOS FET Để đánh giá chuẩn CMOS FET dựa CNT Si, ta so sánh độ trễ cổng nội (đo tốc độ nội tại) độ trễ lượng (EDP, đo lượng chuyển đổi) Cả hai loại CNT FET loại n loại p có độ trễ cổng nội nhỏ so với Si FET tương ứng với chiều dài cổng 10 nm với hệ số từ ~ đến 10; nhiên, V dd nhỏ 0,4 V sử dụng cho CNT FET, V dd lớn nhiều 0,7 V sử dụng cho thiết bị Si (Hình 3C) Đặc biệt, độ trễ cổng nội thiết bị CNT 90 57 fs 10nm FET loại p loại n, độ trễ tiếp tục giảm xuống 43 fs 5nm CNT FETs loại p Trong đó, độ trễ cổng nội Si FETs dự đoán 100 fs International Technology Roadmap for Semiconductors (ITRS) năm 2013 vào năm 2026 Si FET với Lg = 5,9 nm Độ trễ cổng thực 43 fs 5nm CNT FET gần với giới hạn tốc độ lý thuyết công tắc nhị phân xác định nguyên lý bất định Heisenberg Hình 3D cho thấy xu hướng thu nhỏ CNT Si CMOS FET theo EDP, thường sử dụng để chuẩn không gian tham số có sẵn xem xét cân tốc độ công suất động thiết kế transistor EDP CNT CMOS FETs thấp Si CMOS FETs xấp xỉ bậc độ lớn cho Lg 10nm CNT CMOS FETs thể EDP mức thấp 1,88 × 10– 30 Js/mm, thấp đáng kể so với giới hạn dự đoán Si FET loại n ITRS Lợi hiệu suất CNT CMOS FET so với Si CMOS FET chủ yếu bắt nguồn từ điện dung cổng nội nhỏ hơn, thân mỏng độ linh động sóng mang cao kênh CNT Ngoài ra, Vdd thấp làm tăng EDP có lợi cho CNT CMOS lên ~ 10 so với thiết bị Si CMOS có chiều dài cổng (A) So3.3 sánh điện CNT chế độ ON CNTcông FET GiáSitrịCMOS I on củaFETs tất Hình Đo dịng điểm chuẩn CMOS FET trình 100 nm với khác CNT FETs đãcác CNT FET công bố trích xuất V ds = 0,4 V Vgs – Vt = 0,4 V, Vt điện áp ngưỡng xuất (B) Đặc điểm tỷ lệ SS CNT Si CMOS FET Đường cong màu vàng đậm đại diện cho Si planar – gate MOS FETs (PG); đường cong màu lục lam đậm thể Si MOS FET đa cổng (MG) (37) Trong (A) (B), hình vng màu xám biểu thị back – gate p – type FET, chấm màu xám kim cương đen biểu thị top – gate p – type FET, hình tam giác mờ biểu thị GAA FETs loại p hình tam giác đặc biểu thị GAA FETs loại n (C + D) Xu hướng thu nhỏ độ trễ cổng EDP CNT CMOS FET so với Si CMOS FET Đường liền nét màu xanh lam thể phù hợp liệu thí nghiệm Si MOS FETs loại p; đường liền màu ô liu đại diện cho Si MOS FET loại n Tất liệu cho CNT CMOS FET đánh giá Vdd = 0,4 V Trong tất bảng, màu xanh lam ô liu đại diện cho CNT FET loại p loại n; màu đỏ (B) đại diện cho graphene – contacted CNT FET (E) Độ trễ cổng nội so với tỷ lệ dòng điện chế độ ON/OFF CNT FET loại n 10 nm (đường màu xanh cây) V dd = 0,4 V so sánh với Si FET loại n (đường màu cam) nút công nghệ 14 nm V dd = 0,7 Độ trễ cổng nội Si CNT FET không bao gồm ảnh hưởng điện dung ký sinh Ngôi màu đỏ (E) biểu thị độ trễ đánh giá cho CNT FET loại n chia tỷ lệ với bước sóng 45 nm cấu trúc (F) (F) Cấu trúc với chiều dài cổng 10 nm chiều dài tiếp xúc 25 nm; Lspa độ dày miếng đệm cổng cực Source (hoặc cực Drain) Là công tắc nhị phân đảo ngược, việc thu nhỏ FET cuối đạt đến giới hạn hiệu suất tuyệt đối đưa biểu thức Shannon – von Neumann – Landauer (SNL) nguyên tắc bất định Thật vậy, chiều dài cổng, độ trễ cổng nội EDP CNT FET 10 nm nm gần với giới hạn lý thuyết tương ứng công tắc nhị phân Đặc biệt, độ trễ cổng nm CNT FET giảm xuống 43 fs, nên so sánh với giới hạn lý thuyết 40 fs Bảng rằng, trung bình có 1,35 electron kênh CNT nm bề mặt nó, điều cho thấy thường có electron tham gia q trình đổi chế độ CNT FET Bảng So sánh số FET khác giới hạn lý thuyết nm Hưởng lợi từ đặc tính điện vượt trội điện dung cổng nội nhỏ, CNT CMOS FETs 10 nm hiển thị độ trễ cổng nội siêu nhỏ (Hình 3E) 0,4 V, xấp xỉ phần ba so với cổng Si CMOS FETs 14 nm 0,7 V với tỷ lệ dòng điện hai chế độ ON/ OFF Độ trễ cổng CNT CMOS FET 10 nm chúng tơi giảm xuống 62 fs (đối với FET loại n) cho tỷ lệ dòng điện hai chế độ ON/OFF 1000 giảm xuống giới hạn lý thuyết 40 fs tỷ lệ dòng điện hai chế độ ON/OFF giảm xuống Một FET nhỏ phải đồng thời sở hữu kênh nhỏ tiếp điểm nhỏ để cung cấp mật độ đóng gói cao hơn, làm cho việc mở rộng chiều dài tiếp xúc quan trọng không việc mở rộng chiều dài kênh Franklin cộng nghiên cứu hành vi mở rộng chiều dài tiếp xúc (Lc) Pd-contected backgate CNT FET hiệu suất CNT FET phụ thuộc mạnh mẽ vào L c, đặc biệt chiều dài tiếp xúc chế độ 100 nm Tuy nhiên, thu nhỏ L c cho top – gated CNT FETs Sccontacted CNT FET loại n chưa nguyên cứu Đặc biệt, việc thu nhỏ Sc – contacted FET loại n vấn đề quan tâm, người ta thường tin FET loại n ổn định FET loại p Do đó, điều quan trọng phải xác định xem hành vi thu nhỏ tương tự có tồn chiều dài tiếp xúc loại n loại p hay không Đầu tiên xem xét việc thu nhỏ chiều dài tiếp xúc Sc – contacted CNT FETs loại n Ta chọn hai s-SWCNT có đường kính khác chế tạo hai nhóm FET loại p loại n với giá trị L c khác cho s-SWCNT Các đặc tính truyền nhóm FET điển hình dựa s-SWCNT với L c nằm khoảng từ 100 nm đến 25 nm trình bày Hình 4A, cho thấy I on giảm Lc giảm Hành vi thu nhỏ điện trở tiếp xúc với chiều dài tiếp xúc CNT CMOS FET thể Hình 4B Đối với s-SWCNT có đường kính 1,1 nm (CNT 1), điện trở tiếp xúc (RS + D) FET loại n loại p tăng nhanh L c giảm, đặc biệt chiều dài tiếp xúc thu nhỏ thành chế độ 50 nm Điện trở tiếp xúc tăng nhanh trở ngại cho việc giảm quy mơ kích thước nốt CNT CMOS FET thực tế, việc giảm quy mô CMOS FET Sử dụng sSWCNTs có đường kính lớn (ví dụ, CNT với đường kính 1,5 nm; Hình 4B) FETs cải thiện đáng kể hiệu suất CMOS FET chế tạo CNT có đường kính lớn thể R S + D nhỏ rõ ràng so với FET chế tạo CNT có đường kính nhỏ khơng cho thấy suy giảm R S + D phát Lc giảm xuống 25 nm Xu hướng mở rộng thực nghiệm R S + D phù hợp với lý thuyết phát triển Wong đồng nghiệp Điều quan trọng phải trì RS + D 30 kilohms cho FET loại n loại p L c thu nhỏ xuống 25 nm để đáp ứng yêu cầu công nghệ nút 10 nm Việc giảm quy mô mạnh mẽ xuống < 10nm nhà khoa học IBM chứng minh, nhà nghiên cứu IBM sử dụng dạng hình học tiếp xúc liên kết cuối cho thấy phương pháp cung cấp khả tiếp xúc tốt cho L c xuống đến nm Tuy nhiên, công nghệ IBM phát triển hoạt động FET loại p thách thức để chứng minh tiếp điểm ngoại quan cho FET loại n Độ trễ cổng dự kiến cho FET loại n chia thu nhỏ đánh dấu Hình 3E, với tổng kích thước bước 45 nm cấu trúc mô tả Hình 3F, so sánh thuận lợi với cấu trúc Si FET loại n 14 nm với kích thước bước sóng lớn (70 nm) Để chứng minh cấu tạo hoạt động mạch CNT CMOS thu nhỏ, xem xét mạch CMOS đơn giản nhất: đảo CMOS (Hình 4, C D) Trong đảo này, chiều dài tiếp xúc Pd Sc 23 27 nm, chiều dài cổng ~ 35 nm cho CNT FET loại n loại p Do đó, kích thước bước FET loại n FET loại p 94 87 nm Không giống IC Si CMOS, vùng cách ly FET loại n loại p cần thiết, nhiên không cần vùng cách ly mạch CNT CMOS, đó, cống CNT FET loại n loại p đặt Việc giảm vùng cách ly thiết bị loại n loại p mạch CNT CMOS không pha tạp mang lại lợi bổ sung so với công nghệ Si CMOS tránh số bước xử lý đáng kể diện tích chip cần thiết rút ngắn kết nối cục FET Do đó, tổng kích thước tổng cộng đảo CNT CMOS giảm xuống 240 nm, nhỏ so với đảo CMOS dựa Si công nghệ nút 22 nm, CNT CMOS FET sử dụng với chiều dài cổng 35 nm lớn đáng kể so với chiều dài cổng sử dụng công nghệ nút 22 nm Si Các đặc tính truyền Hình 4D cho thấy đảo CNT 240 nm hoạt động tốt V dd = 0,4 V chí 0,2 V, với vùng chuyển tiếp điện áp rõ nét độ lợi điện áp lớn xấp xỉ Vdd = 0,4 V, ngoại trừ Vth không phù hợp FET loại n p dẫn đến đầu ray đảo Về nguyên tắc, V th điều khiển độc lập cho Hình 3.4 Thu nhỏ chiều dài tiếp xúc CNT CMOS FETs FET — ví dụ, cách sử dụng kim loại cổng có chức làm việc khác (A) Đặc tính truyền Vds = 0,1 V CNT FET loại n có chiều dài tiếp xúc 100, 60 25 nm; hình in hiển thị hình ảnh SEM góc nhìn từ xuống CNT FET loại n điển hình với chiều dài tiếp xúc 25 nm (B) Đặc tính điện trở tiếp xúc cho CNT FET loại p (sao xanh) n (sao ô liu) Các trống đại diện cho FETs dựa CNT (đường kính ~ 1,1 nm); rắn đại diện cho FETs dựa CNT (đường kính ~ 1,5 nm) Kim cương rỗng đại diện cho điện trở tiếp xúc CNT FETs loại p với tiếp điểm phía Pd (42) hình cầu đặc cho tiếp điểm cuối Mo (43) (C) Hình ảnh SEM cho thấy đảo CMOS CNT điển hình Kích thước tồn đảo ~ 240 nm Thanh tỷ lệ, 100 nm VDD điện áp cung cấp (D) Đặc tính truyền đảo CNT đo với điện áp nguồn 0,4 V 0,2 V Lợi ích Carbon nanotube transistor Digital VLSI 4.1 Giới thiệu Để cải thiện đáng kể hiệu lượng cho mạch logic kỹ thuật số (EDP số liệu sử dụng rộng rãi), nhiều lựa chọn công nghệ tiềm khám phá Ví dụ, CNFET hứa hẹn cải thiện hiệu lượng mạch VLSI kỹ thuật số Các thử nghiệm cho thấy CNFETs hiệu suất cao / tiết kiệm lượng, xử lý hệ thống nano dựa CNFET Trước lợi ích CNFET EDP dựa vào số: mơ hình bóng bán dẫn đơn giản hóa (ví dụ: dịng cố định (ION) dịng tắt (IOFF) cho thơng số công nghệ cố định chiều dài cổng cố định (LG)), mơ hình mạch đơn giản (ví dụ: khơng có tham số ký sinh từ bố cục vật lý), khối mạch nhỏ (ví dụ: cộng) không nắm bắt hiệu ứng dây dài Cần tính tốn phân tích chi tiết cho hiệu ứng quan trọng diện mạch VLSI thực tế (ví dụ: tham số ký sinh dây, tắc nghẽn định tuyến, ràng buộc thời gian logic tuần tự) Ngồi ra, cách sửa thơng số cơng nghệ (ví dụ: LG, IOFF, cung cấp điện áp: VDD) Ở đây, trình bày so sánh EDP dạng FET khác (Hình 1) nút cơng nghệ tương lai sử dụng thiết kế vật lý lõi xử lý VLSI Chúng ta tận dụng thiết kế quy trình thiết kế VLSI thực hành ngành thông số công nghệ hiệu chỉnh theo liệu thử nghiệm để: 1) định lượng lợi ích EDP công nghệ (Phần II); 2) cung cấp thơng tin chi tiết nguồn lợi ích CNFET (Phần III) Hình 4.1 Các cơng nghệ FET a FinFET b Mặt cắt ngang FinFET c Nanowire (NW) FET (NWFET) d Mặt cắt ngang NWFET e Nanosheet (NSh) FET (NShFET) f Mặt cắt ngang NShFET g Lớp cách điện silicon mỏng (ETSOI) h Mặt cắt silicon i CNFET j Mặt CNFET k Đường kính (DCNT) nhìn từ xuống với chiều rộng: W, chiều dài gate: LG, chiều dài tiếp xúc source/drain: LC, chiều dài mở rộng: Lx, CGP = LG + LC + 2LX Trong phần tiếp theo, phân tích mạch kỹ thuật số với giả định quy trình thực tế cho hai nút cơng nghệ 10 nm tương lai Bảng I II trình bày chi tiết công nghệ số liệu hiệu suất bóng bán dẫn cho sau gắn nhãn "nút nm" "nút nm" 4.2 Kết so sánh hiệu lượng 4.2.1 Kết cơng nghệ nút 7nm Hình định lượng tốc độ lượng lõi xử lý OpenSPARC T2 (nút nm), chip đa lõi lớn (kết cho lõi xử lý thương mại 32 bit nút nm thể Hình 3) Chi tiết cơng nghệ nút nm số liệu hiệu suất FET tóm tắt Bảng I (chi tiết nút nm Bảng II) Đối với CNFET ATO, chúng tơi phân tích công nghệ hiệu chỉnh theo liệu thử nghiệm (được gọi công nghệ thử nghiệm), công nghệ dự kiến, kết thử nghiệm tốt (đồng thời tuân thủ giới hạn vật lý) Các công nghệ dự kiến khám phá lợi ích EDP tiềm ngồi đạt ngày 1) Thử nghiệm Si / SiGe nanowire FET (NWFET) cung cấp lợi ích EDP