từng FET — ví dụ, bằng cách sử dụng các kim loại cổng có các chức năng làm việc khác nhau.
(A) Đặc tính truyền ở Vds = 0,1 V đối với CNT FET loại n có chiều dài tiếp xúc 100, 60 và 25 nm; hình in
hiển thị hình ảnh SEM ở góc nhìn từ trên xuống của CNT FET loại n điển hình với chiều dài tiếp xúc là 25 nm. (B) Đặc tính của điện trở tiếp xúc cho cả CNT FET loại p (sao xanh) và n (sao ô liu). Các ngôi sao trống đại diện cho FETs dựa trên CNT 1 (đường kính ~ 1,1 nm); các ngơi sao rắn đại diện cho FETs dựa trên CNT 2 (đường kính ~ 1,5 nm). Kim cương rỗng đại diện cho điện trở tiếp xúc của CNT FETs loại p với tiếp điểm phía Pd (42) và hình cầu đặc cho tiếp điểm cuối Mo (43). (C) Hình ảnh SEM cho thấy một bộ đảo CMOS CNT điển hình. Kích thước của tồn bộ đảo là ~ 240 nm. Thanh tỷ lệ, 100 nm. VDD là điện áp cung cấp. (D) Đặc tính truyền của bộ đảo CNT được đo với điện áp nguồn là 0,4 V và 0,2 V.
4 Lợi ích của Carbon nanotube transistor đối với Digital VLSI4.1 Giới thiệu 4.1 Giới thiệu
Để cải thiện đáng kể hiệu quả năng lượng cho các mạch logic kỹ thuật số (EDP là một số liệu được sử dụng rộng rãi), nhiều lựa chọn công nghệ tiềm năng đang được khám phá. Ví dụ, CNFET hứa hẹn cải thiện hiệu quả năng lượng của các mạch VLSI kỹ thuật số. Các cuộc thử nghiệm đã cho thấy CNFETs hiệu suất cao / tiết kiệm năng lượng, và các bộ xử lý và hệ thống nano dựa trên CNFET. Trước đây về lợi ích của CNFET EDP dựa vào ít nhất một trong số: các mơ hình bóng bán dẫn đơn giản hóa (ví dụ: dịng cố định (ION) và dịng tắt (IOFF) cho các thơng số cơng nghệ cố định như chiều dài cổng cố định (LG)), mơ hình mạch đơn giản (ví dụ: khơng có tham số ký sinh từ bố cục vật lý), và các khối mạch nhỏ (ví dụ: bộ cộng) có thể khơng nắm bắt được hiệu ứng của dây dài. Cần tính tốn phân tích chi tiết cho các hiệu ứng quan trọng hiện diện trong các mạch VLSI thực tế (ví dụ: tham số ký sinh trên dây, tắc nghẽn định tuyến, các ràng buộc về thời gian đối với logic tuần tự). Ngoài ra, bằng cách sửa các thơng số chính trên các cơng nghệ (ví dụ: LG, IOFF, cung cấp điện áp: VDD).
Ở đây, chúng ta trình bày so sánh EDP của các dạng FET khác nhau (Hình 1) tại các nút công nghệ trong tương lai sử dụng thiết kế vật lý của lõi bộ xử lý VLSI. Chúng ta tận dụng các thiết kế và quy trình thiết kế VLSI thực hành trong ngành và các thông số công nghệ được hiệu chỉnh theo dữ liệu thử nghiệm để:
1) định lượng lợi ích EDP của mỗi cơng nghệ (Phần II);
2) cung cấp thơng tin chi tiết về các nguồn lợi ích của CNFET (Phần III).
Hình 4.1 Các công nghệ FET
a. FinFET b. Mặt cắt ngang FinFET
c. Nanowire (NW) FET (NWFET) d. Mặt cắt ngang của NWFET e. Nanosheet (NSh) FET (NShFET) f. Mặt cắt ngang của NShFET g. Lớp cách điện silicon mỏng (ETSOI) h. Mặt cắt của silicon
i. CNFET j. Mặt trên của CNFET k. Đường kính (DCNT) nhìn từ trên xuống với chiều rộng: W, chiều dài gate: LG, chiều dài tiếp xúc source/drain: LC, chiều dài mở rộng: Lx, CGP = LG + LC + 2LX
Trong các phần tiếp theo, chúng ta phân tích các mạch kỹ thuật số với các giả định về quy trình thực tế cho hai nút cơng nghệ dưới 10 nm trong tương lai. Bảng I và II trình bày chi tiết cơng nghệ và số liệu hiệu suất bóng bán dẫn cho những gì sau đây chúng ta sẽ gắn nhãn là "nút 7 nm" và "nút 5 nm".
4.2 Kết quả so sánh hiệu quả năng lượng
4.2.1 Kết quả của cơng nghệ nút 7nm
Hình 2 định lượng tốc độ và năng lượng của lõi xử lý của OpenSPARC T2 (nút 7 nm), một chip đa lõi lớn (kết quả cho lõi xử lý thương mại 32 bit ở nút 5 nm được thể hiện trong Hình 3). Chi tiết cơng nghệ nút 7 nm và số liệu hiệu suất FET được tóm tắt trong Bảng I (chi tiết nút 5 nm trong Bảng II). Đối với CNFET và ATO, chúng tơi phân tích các cơng nghệ được hiệu chỉnh theo dữ liệu thử nghiệm (được gọi là công nghệ thử nghiệm), và cả các công nghệ dự kiến, kết quả thử nghiệm tốt nhất cho đến nay (đồng thời tuân thủ các giới hạn vật lý). Các cơng nghệ dự kiến khám phá những lợi ích EDP tiềm năng ngồi những gì có thể đạt được ngày nay.
1) Thử nghiệm Si / SiGe nanowire FET (NWFET) cung cấp lợi ích EDP <30% so với Si / SiGe FinFET , Si / SiGe NWFET dự kiến cung cấp lợi ích EDP <40% so với Si / SiGe FinFET thử nghiệm và Si / SiGe FinFET dự kiến cung cấp lợi ích EDP <50% so với Si / SiGe FinFET thử nghiệm.
2) CNFET dự kiến mang lại lợi ích 9 lần so với Si / SiGe FinFET thử nghiệm: Tần số nhanh hơn 3 lần đồng thời tiêu thụ ít năng lượng hơn 3 lần trên mỗi chu kỳ; các thiết kế tối ưu EDP này cho CNFET dự kiến và Si / SiGe FinFET thử nghiệm có cùng mật độ IOFF (100 nA / m) và mật độ công suất (~ 65 W / cm2, thỏa mãn giới hạn 100 W / cm2
[23]).
3) CNFET thử nghiệm - với carbon nanotube (CNT) - điện trở tiếp xúc kim loại RC = 18,25 kΩ/ CNT (tại mỗi tiếp điểm source/drain), được chứng minh bằng thực nghiệm cho PMOS CNFET với LC=9 nm[4] - cung cấp 5.6 lần lợi ích của EDP so với Si / SiGe FinFET thử nghiệm và 9 lần đối với RC = 3,25 kΩ/ CNT (giới hạn vật lý dự kiến cho khả năng chống tiếp xúc với nanotube/nanowire bán đạn đạo một chiều cho một băng tần con duy nhất , đã được tiếp cận bằng thực nghiệm cho LC> 9 nm. Lưu ý rằng, RC <3,25 kΩ/ CNT cũng có thể đạt được bằng cách truy cập nhiều băng tần con). Bước sóng CNT (PCNT) 4 nm được sử dụng cho cả CNFET thử nghiệm và dự kiến.
Hình 4.2 Năng lượng lõi của bộ xử lý OpenSPARC T2 so với tần số xung nhịp trên các công nghệ FET: nút 7 nm
4.2.2 Kết quả cơng nghệ nút 5nm
Hình 3 định lượng tốc độ và năng lượng của lõi bộ xử lý thương mại 32 bit ở nút 5 nm, cho cả công nghệ thử nghiệm và dự kiến. Các thơng số FET có trong Bảng II.
1) Si / SiGe FinFET dự kiến cung cấp lợi ích EDP <20% so với Si / SiGe FinFET thử nghiệm và Si / SiGe Nanosheet FET (NShFET) mang lại lợi ích EDP <50% so với Si / SiGe FinFET thử nghiệm.
2) CNFET dự kiến cung cấp lợi ích 9,3 lần EDP so với Si / SiGe FinFET thử nghiệm: tần số nhanh hơn 3,1 lần đồng thời tiêu thụ ít năng lượng hơn 3,0 lần cho mỗi chu kỳ; các điều kiện tương tự được mô tả cho kết quả nút 7 nm cũng được thỏa mãn (tức là IOFF 100 nA / m và mật độ công suất 100 W / cm2).
3) CNFET thử nghiệm (với RC = 18,25 kΩ/CNT) mang lại lợi ích 6,0 lần EDP so với Si / SiGe FinFET thử nghiệm (CNFET lợi ích 9,3 lần EDP dự kiến cho RC = 3,25
Hình 4.3 Năng lượng lõi của bộ xử lý 32 bit so với tần số xung nhịp trên các công nghệ FET: nút 5 nm
4.3 Lợi ích về hiệu quả năng lượng cho CNFET
Để định lượng CNFET EDP chính cho phép các mạch logic VLSI kỹ thuật số tiết kiệm năng lượng, một số liệu hữu ích là độ dài thang tĩnh điện (λ), định lượng mức độ nhạy cảm của FET với các hiệu ứng kênh ngắn; nó phải nhỏ để cho phép LG ngắn hơn (do đó cải thiện điện dung cổng: CG) mà khơng làm giảm độ dốc ngưỡng phụ (SS). Hai cách tiếp cận để giảm λ là: 1) cải thiện hình học FET (ví dụ: từ cổng trên xuống cổng toàn phần (GAA)) và 2) giảm độ dày thân bán dẫn (TBODY). Trong khi quá trình phát triển từ Si FET phẳng sang 3D FinFET thành GAA NWFET làm giảm λ (Hình 4a), việc tiếp tục giảm λ đáng kể đòi hỏi phải giảm TBODY. Tuy nhiên, đối với các vật liệu dạng khối (ví dụ, tất cả các chất bán dẫn dựa trên Si-, Ge- và III-V), quá trình vận chuyển hạt tải điện bị suy giảm nghiêm trọng khi TBODY có kích thước dưới 10 nm (Hình 4b) do sự tán xạ phonon và độ nhám bề mặt tăng cường, dẫn đến suy giảm dịng truyền động hiệu dụng (IEFF).
Đây là ưu điểm chính của CNFET: CNTs vốn đã duy trì sự vận chuyển sóng mang ưu việt ngay cả với TBODY rất mỏng (~ 1-2 nm) (độ linh động của lỗ thí nghiệm: > 2.500 cm2 / Vs), và vận tốc nguồn ảo của lỗ thí nghiệm vX0 = 4,1x107 cm / s, đối với DCNT <2 nm). Ngược lại, các biểu diễn Si FinFET thực nghiệm với TBODY <3 nm cho thấy độ linh động <300 cm2 / V.s (Hình 4b) . Điều này dẫn đến những lợi ích chính về hiệu quả năng lượng cho CNFET:
1) Các mạch CNFET VLSI có thể hoạt động ở mức VDD giảm với IEFF cao hơn đồng thời so với FinFET (ví dụ: VDD thấp hơn 20% với IEFF cao hơn 25% ở cùng IOFF cho CNFET dự kiến so với Si / SiGe FinFET thử nghiệm: Hình 4c).
2) TBODY mỏng dẫn đến λ rất ngắn (Hình 4a). Do đó, CNFET thử nghiệm duy trì độ dốc dưới ngưỡng (SS) với LG có quy mơ sâu (ví dụ: SS = 70 mV /decade với LG = 5 nm, được biểu thị cho cả PMOS và NMOS CNFET trong thực nghiệm).
3) CNFET được chia tỷ lệ LG cho phép tổng điện dung mạch thấp (ví dụ: đối với CNFET dự kiến thấp hơn 2 lần so với Si / SiGe FinFET thử nghiệm (Hình 4c). Do IEFF cao, các cơng cụ tự động hóa thiết kế điện tử (EDA) có thể đáp ứng các hạn chế về thời gian cấp mạch bằng cách sử dụng CNFET phẳng, có điện dung cổng thấp hơn (CG <1,0 fF / m) so với FinFET, NWFET và NShFET. Ngược lại, FinFETs, NWFETs và
NShFETs tận dụng các kênh mở rộng theo chiều dọc phía trên chất nền để tăng IEFF với chi phí là CGS,PARASITIC và CGD,PARASITIC với tham số ký sinh cao hơn
4) Mặc dù RC không lý tưởng trong CNFET thực nghiệm ngày nay (RC = 18,25 kΩ/ CNT cho LC = 9 nm) [4], CNFET thực nghiệm cung cấp lợi ích EDP 5,6 lần so với Si / SiGe FinFET thực nghiệm.
Bảng 3 Bảng số liệu của thí nghiệm nút 5nm
Lưu ý: phần văn bản xanh đậm mô tả cho các số liệu dự kiến, phần văn bản thường mơ tả cho số liệu thực nghiệm
5. Kết luận
Kích thước bóng bán dẫn bóng bán dẫn trong bộ vi xử là thứ rất quan trọng. Bởi các thiết bị điện tử mà chúng ta sử dụng bây giờ như smartphone, desktop hay thậm chí các server cỡ lớn đều có giới hạn kích thước và cịn làm việc dựa trên nền tảng căn bản là trạng thái tắt-bật của các bóng bán dẫn thì khi đó tốc độ xử lí cịn tỉ lệ thuận với mật độ bóng bán dẫn được nhồi vào trong vùng diện tích giới hạn đó.
Do đó tiểu luận đã chứng minh các công nghệ thu nhỏ Carbon nanotube transistor với chiều dài cổng 5nm và bóng bán dẫn nano carbon với kích thước 40nm cùng với đó là các hiệu quả tiềm năng của chúng. Cơng nghệ Carbon nanotube transistor cho thấy hiệu quả vơ cùng lớn của mình với lợi ích EDP gấp 9 lần so với bán dẫn Si/SiGe.
Mặc dù, vật liệu CNT mang nhiều tiềm năng to lớn nhưng nhìn chung việc chế tạo bộ xử lý CNT vẫn còn quá phức tạp. Tuy nhiên, vật liệu CNT đã và đang được phát triển hết sức nhanh chóng, chúng cũng sẽ là tương lai của công nghệ vi mạch
6. Tài liệu tham khảo
[1]. International Technology Roadmap for Semiconductors 2.0 2015 Edition (www.itrs2.net/itrs-reports.html) (2015).
[2]. C.-H. Jan et al., VLSI Symp. Tech. Digest, T12-T13 (2015). [3]. A. D. Franklin, Science 349, aab2750 (2015).
[4]. S.-J. Han et al., IEDM Tech. Digest, 19.8.1–19.8.4 (2013). [5]. C. Qiu et al., Science 355, 271–276 (2017).
[6]. Q. Cao et al., Science 350, 68–72 (2015).
[7]. J. Tang, Q. Cao, D. B. Farmer, G. Tulevski, S.-J. Han, IEDM Tech. Digest, 5.1.1– 5.1.4 (2016)
[8]. M. M. Shulaker et al., Nature 501, 526–530 (2013). [9]. S. B. Desai et al., Science 354, 99–102 (2016).
[10]. J. Martínez-Blanco et al., Nat. Phys. 11, 640–644 (2015). [11]. R. Xie et al., IEDM Tech. Digest, 2.7.1–2.7.4 (2016). [12]. S. Y. Wu et al., IEDM Tech. Digest, 2.6.1–2.6.4 (2016). [13]. Q. Cao et al., Nat. Nanotechnol. 8, 180–186 (2013).
[14]. J. Deng, H. S. P. Wong, IEEE Trans. Electron Dev. 54, 3186–3194 (2007). [15]. G. J. Brady et al., Sci. Adv. 2, e1601240 (2016).