4 Lợi ích của Carbon nanotube transistor đối với Digital VLSI
4.3 Lợi ích về hiệu quả năng lượng cho CNFET
Để định lượng CNFET EDP chính cho phép các mạch logic VLSI kỹ thuật số tiết kiệm năng lượng, một số liệu hữu ích là độ dài thang tĩnh điện (λ), định lượng mức độ nhạy cảm của FET với các hiệu ứng kênh ngắn; nó phải nhỏ để cho phép LG ngắn hơn (do đó cải thiện điện dung cổng: CG) mà khơng làm giảm độ dốc ngưỡng phụ (SS). Hai cách tiếp cận để giảm λ là: 1) cải thiện hình học FET (ví dụ: từ cổng trên xuống cổng toàn phần (GAA)) và 2) giảm độ dày thân bán dẫn (TBODY). Trong khi quá trình phát triển từ Si FET phẳng sang 3D FinFET thành GAA NWFET làm giảm λ (Hình 4a), việc tiếp tục giảm λ đáng kể đòi hỏi phải giảm TBODY. Tuy nhiên, đối với các vật liệu dạng khối (ví dụ, tất cả các chất bán dẫn dựa trên Si-, Ge- và III-V), quá trình vận chuyển hạt tải điện bị suy giảm nghiêm trọng khi TBODY có kích thước dưới 10 nm (Hình 4b) do sự tán xạ phonon và độ nhám bề mặt tăng cường, dẫn đến suy giảm dòng truyền động hiệu dụng (IEFF).
Đây là ưu điểm chính của CNFET: CNTs vốn đã duy trì sự vận chuyển sóng mang ưu việt ngay cả với TBODY rất mỏng (~ 1-2 nm) (độ linh động của lỗ thí nghiệm: > 2.500 cm2 / Vs), và vận tốc nguồn ảo của lỗ thí nghiệm vX0 = 4,1x107 cm / s, đối với DCNT <2 nm). Ngược lại, các biểu diễn Si FinFET thực nghiệm với TBODY <3 nm cho thấy độ linh động <300 cm2 / V.s (Hình 4b) . Điều này dẫn đến những lợi ích chính về hiệu quả năng lượng cho CNFET:
1) Các mạch CNFET VLSI có thể hoạt động ở mức VDD giảm với IEFF cao hơn đồng thời so với FinFET (ví dụ: VDD thấp hơn 20% với IEFF cao hơn 25% ở cùng IOFF cho CNFET dự kiến so với Si / SiGe FinFET thử nghiệm: Hình 4c).
2) TBODY mỏng dẫn đến λ rất ngắn (Hình 4a). Do đó, CNFET thử nghiệm duy trì độ dốc dưới ngưỡng (SS) với LG có quy mơ sâu (ví dụ: SS = 70 mV /decade với LG = 5 nm, được biểu thị cho cả PMOS và NMOS CNFET trong thực nghiệm).
3) CNFET được chia tỷ lệ LG cho phép tổng điện dung mạch thấp (ví dụ: đối với CNFET dự kiến thấp hơn 2 lần so với Si / SiGe FinFET thử nghiệm (Hình 4c). Do IEFF cao, các cơng cụ tự động hóa thiết kế điện tử (EDA) có thể đáp ứng các hạn chế về thời gian cấp mạch bằng cách sử dụng CNFET phẳng, có điện dung cổng thấp hơn (CG <1,0 fF / m) so với FinFET, NWFET và NShFET. Ngược lại, FinFETs, NWFETs và
NShFETs tận dụng các kênh mở rộng theo chiều dọc phía trên chất nền để tăng IEFF với chi phí là CGS,PARASITIC và CGD,PARASITIC với tham số ký sinh cao hơn
4) Mặc dù RC không lý tưởng trong CNFET thực nghiệm ngày nay (RC = 18,25 kΩ/ CNT cho LC = 9 nm) [4], CNFET thực nghiệm cung cấp lợi ích EDP 5,6 lần so với Si / SiGe FinFET thực nghiệm.
Bảng 3 Bảng số liệu của thí nghiệm nút 5nm
Lưu ý: phần văn bản xanh đậm mô tả cho các số liệu dự kiến, phần văn bản thường mô tả cho số liệu thực nghiệm