4 Lợi ích của Carbon nanotube transistor đối với Digital VLSI
4.2 Kết quả so sánh hiệu quả năng lượng
4.2.1 Kết quả của cơng nghệ nút 7nm
Hình 2 định lượng tốc độ và năng lượng của lõi xử lý của OpenSPARC T2 (nút 7 nm), một chip đa lõi lớn (kết quả cho lõi xử lý thương mại 32 bit ở nút 5 nm được thể hiện trong Hình 3). Chi tiết cơng nghệ nút 7 nm và số liệu hiệu suất FET được tóm tắt trong Bảng I (chi tiết nút 5 nm trong Bảng II). Đối với CNFET và ATO, chúng tơi phân tích các cơng nghệ được hiệu chỉnh theo dữ liệu thử nghiệm (được gọi là công nghệ thử nghiệm), và cả các công nghệ dự kiến, kết quả thử nghiệm tốt nhất cho đến nay (đồng thời tuân thủ các giới hạn vật lý). Các công nghệ dự kiến khám phá những lợi ích EDP tiềm năng ngồi những gì có thể đạt được ngày nay.
1) Thử nghiệm Si / SiGe nanowire FET (NWFET) cung cấp lợi ích EDP <30% so với Si / SiGe FinFET , Si / SiGe NWFET dự kiến cung cấp lợi ích EDP <40% so với Si / SiGe FinFET thử nghiệm và Si / SiGe FinFET dự kiến cung cấp lợi ích EDP <50% so với Si / SiGe FinFET thử nghiệm.
2) CNFET dự kiến mang lại lợi ích 9 lần so với Si / SiGe FinFET thử nghiệm: Tần số nhanh hơn 3 lần đồng thời tiêu thụ ít năng lượng hơn 3 lần trên mỗi chu kỳ; các thiết kế tối ưu EDP này cho CNFET dự kiến và Si / SiGe FinFET thử nghiệm có cùng mật độ IOFF (100 nA / m) và mật độ công suất (~ 65 W / cm2, thỏa mãn giới hạn 100 W / cm2
[23]).
3) CNFET thử nghiệm - với carbon nanotube (CNT) - điện trở tiếp xúc kim loại RC = 18,25 kΩ/ CNT (tại mỗi tiếp điểm source/drain), được chứng minh bằng thực nghiệm cho PMOS CNFET với LC=9 nm[4] - cung cấp 5.6 lần lợi ích của EDP so với Si / SiGe FinFET thử nghiệm và 9 lần đối với RC = 3,25 kΩ/ CNT (giới hạn vật lý dự kiến cho khả năng chống tiếp xúc với nanotube/nanowire bán đạn đạo một chiều cho một băng tần con duy nhất , đã được tiếp cận bằng thực nghiệm cho LC> 9 nm. Lưu ý rằng, RC <3,25 kΩ/ CNT cũng có thể đạt được bằng cách truy cập nhiều băng tần con). Bước sóng CNT (PCNT) 4 nm được sử dụng cho cả CNFET thử nghiệm và dự kiến.
Hình 4.2 Năng lượng lõi của bộ xử lý OpenSPARC T2 so với tần số xung nhịp trên các công nghệ FET: nút 7 nm
4.2.2 Kết quả cơng nghệ nút 5nm
Hình 3 định lượng tốc độ và năng lượng của lõi bộ xử lý thương mại 32 bit ở nút 5 nm, cho cả công nghệ thử nghiệm và dự kiến. Các thơng số FET có trong Bảng II.
1) Si / SiGe FinFET dự kiến cung cấp lợi ích EDP <20% so với Si / SiGe FinFET thử nghiệm và Si / SiGe Nanosheet FET (NShFET) mang lại lợi ích EDP <50% so với Si / SiGe FinFET thử nghiệm.
2) CNFET dự kiến cung cấp lợi ích 9,3 lần EDP so với Si / SiGe FinFET thử nghiệm: tần số nhanh hơn 3,1 lần đồng thời tiêu thụ ít năng lượng hơn 3,0 lần cho mỗi chu kỳ; các điều kiện tương tự được mô tả cho kết quả nút 7 nm cũng được thỏa mãn (tức là IOFF 100 nA / m và mật độ công suất 100 W / cm2).
3) CNFET thử nghiệm (với RC = 18,25 kΩ/CNT) mang lại lợi ích 6,0 lần EDP so với Si / SiGe FinFET thử nghiệm (CNFET lợi ích 9,3 lần EDP dự kiến cho RC = 3,25
Hình 4.3 Năng lượng lõi của bộ xử lý 32 bit so với tần số xung nhịp trên các công nghệ FET: nút 5 nm