6. Bố cục của luận án
4.1. Trễ truyền thông trong các hệ thống tính toán song song ghép cụm
Chương 3 của luận án đã tiến hành phân tích ảnh hưởng của trễ truyền thông đến hiệu năng của hệ thống tính toán song song có sử dụng chip đa lõi - một dạng kiến trúc cho phép thực hiện tính toán song song tuy rằng khả năng đó chỉ thực hiện trong phạm vi hẹp là một bộ vi xử lý hoặc một nút tính toán. Thực tế, khả năng tính toán song song hoàn toàn có thể mở rộng để thực hiện trong một cụm máy tính, tức là trên nhiều nút tính toán. Trong đó, mỗi nút là một vi xử lý hoặc vi xử lý đa lõi. Kiến trúc tính toán song song dạng này sẽ cho phép tăng hiệu năng tính toán lên rất cao và gần như là không bị hạn chế về khả năng mở rộng. Trong Chương 4, luận án sẽ tập trung phân tích, đánh giá hiệu năng của hệ thống tính toán dạng này, trong đó tập trung nghiên cứu ảnh hưởng của trễ truyền thông, bởi trễ truyền thông bên ngoài lõi xử lý chắc chắn ảnh hưởng lớn hơn rất nhiều đến hiệu năng so với trễ truyền thông chỉ ở bên trong lõi. Ngoài ra, luận án cũng đề xuất công thức tính trễ truyền thông (công thức 4.5) cho hệ thống song song ghép cụm. Các công cụ chính được sử dụng để phân tích là mạng hàng đợi đóng và mạng Petri. Ngoài ra, phần 4.4 sẽ trình bày các kết quả thử nghiệm để cho thấy sự ảnh hưởng thực tế của trễ truyền thông đến hiệu năng của hệ thống tính toán song song thông qua bài toán thám mã mật khẩu của MS Word.
Nội dung trình bày trong chương này có sử dụng đến các kết quả nghiên cứu được công bố trong các bài báo số 4, số 5 và số 6.
4.1. Trễ truyền thông trong các hệ thống tính toán song song ghép cụm ghép cụm