6. Bố cục của luận án
3.2.1 Mô hình nghiên cứu
Để nghiên cứu ảnh hưởng của mạng liên kết, luận án lấy một mô hình kiến trúc chip đa lõi điển hình (Hình 3.5) để xem xét và phân tích.
Trong mô hình này, mỗi lõi bên trong chip có cache L1 đặt trên đế (die) chip và thường 4 lõi chia sẻ một cache L2 (Cache L2 được đặt trên đế riêng của chip). Hai chip chia sẻ một cache L3 (cache L3 được đặt trong một chip riêng, nhưng vẫn trong cùng một khe cắm). Một vi xử lý với tất cả các lõi cùng nằm trên một đế được gọi là bộ xử lý đơn khối (monolithic processor). Các khen cắm có nhiều chip CPU được gọi là CPU books và chúng có thể có cache chia sẻ L4. Trong cấu hình của các vi xử lý đa lõi là tổ chức cache 3 tầng với các L1 (I, D cache), L2 cache riêng và L3 cache chia sẻ kết nối qua mạng liên kết. Mỗi lõi trong bộ xử lý độc lập thực hiện siêu hướng, ống lệnh và đa luồng. Như vậy mỗi nút trong mạng liên kết bao gồm lõi CPU + L1 cache (I, D cache) và L2 cache. Các ứng dụng phức tạp hiện nay và tương lai yêu cầu hiệu năng ngày càng cao của kiến trúc đa lõi. Các nhà sản xuất chip đa lõi tập trung chủ yếu vào việc tối ưu mạng liên kết giữa các lõi khi gia tăng
Hình 3.5 Mô hình tổ chức cache 3 tầng Lõi #N L1 L2 Lõi #2 L1 L2 Bộ nhớ cache L3 Lõi #1 L1 L2 Mạng liê knết
67
số lõi trên chip. Mạng liên kết có độ trễ càng nhỏ thì sẽ càng cho phép thiết kế các chip có nhiều lõi hơn [89].
Để liên kết các lõi trên với nhau, người ta có thể dùng các mạng liên kết như: bus chia sẻ SBF (Shared Bus Fabric), các liên kết điểm-điểm với các cấu hình: Lưới hai chiều, nối vòng hai chiều, Ring, liên kết đầy đủ, đấu chéo, chuyển mạch và lưới ba chiều,… (Xem Hình 3.6).
Trễ của mạng liên kết phụ thuộc vào cấu hình, số nút. Nếu đặt N là số nút và L
là số liên kết, thì mạng Ring có L=N, lưới hai chiều có L2(NN1/2), Lưới vòng hai chiềuL2N, Lưới ba chiềuL3(NN2/3), liên kết đầy đủ có L = N(N-1)/2. SBF có nhược điểm là khi có sự cố đối với một bus nào đó thì hiệu suất của chip đa lõi bị giảm rõ rệt do một số nút bị mất liên kết. Vì vậy, SBF chỉ được sử dụng trong kiến trúc ít lõi. Phổ biến hơn cả là mạng liên kết lưới hai chiều, vòng và đấu chéo cho các vi xử lý đa lõi. Trong thực tế mạng liên kết lưới hai chiều, lưới vòng hai chiều và Ring có ưu điểm khi chúng kết nối nhiều nút (lõi CPU) bởi vì độ dài của liên kết hai nút kề cận không phụ thuộc vào số nút, trong khi đó độ dài của các liên kết hai nút kề cận lại phụ thuộc số nút trong mạng đấu chéo. Như vậy, với số lõi bộ vi xử lý tăng lên thì mạng đấu chéo cho trễ lớn hơn so với lưới hai chiều và Ring làm giảm hiệu năng của chip vi xử lý đa lõi. Các lõi chia sẻ dữ liệu với nhau thông qua mạng liên kết.
Nếu coi trễ trung bình ở từng nút là tcorethì trễ của các kiến trúc ứng với Hình 3.6 sẽ như sau:
- Lưới hai chiều là: TDmesh 2(N N1/2)tcore
2 - Nối vòng hai chiều là: T2DTorus 2Ntcore
- Lưới ba chiều là: T3Dmesh 3(NN2/3)tcore
Lưới hai chiều Hai chiều nối vòng Kết nối đầy đủ
Đấu chéo
Lưới ba chiều
68 - Ring là: TRing Ntcore
- Liên kết đầy đủ là: Tfullconect N(N 1)tcore/2.