4 Mô phỏng và đánh giá hiệu quả của bộ điều khiển tần số điện áp
1.12 Thuật toán lô-gíc mờ theo mô hình Sugeno
Kết luận chương
Trong Chương 1 này, luận án đã tập trung vào việc phân tích một số yếu tố ảnh hưởng tới công suất tiêu thụ trên một mạch tích hợp. Từ đó, luận án cũng đã tìm hiểu và đánh giá hiệu quả của một số phương pháp thiết kế giúp giảm được công suất tiêu thụ của hệ thống. Một phương pháp thiết kế theo hướng tiết kiệm năng lượng đang được áp dụng tương đối phổ biến trong các thiết kế vi mạch hiện này đó là phương pháp điều khiển tỷ lệ điện áp - tần số động (DVFS) cũng đã được luận án tìm hiểu, phân
tích để làm cơ sở cho những nghiên cứu trong các phần sau. Cũng trong chương này, luận án đã tập trung phân tích, đánh giá một số công trình tiêu biểu về việc ứng dụng phương pháp DVFS nhằm giảm công suất tiêu thụ cho hệ thống để nhằm tìm ra một hướng tiếp cận phù hợp cho định hướng nghiên cứu của luận án.
Chương 2
Mạng trên chip và một số vấn đề về tối ưu năng lượng tiêu thụ
Mạng trên chip hiện đang được xem như là một trong những kiến trúc truyền thông tiên tiến cho phép thay thế một cách hiệu quả các kiến trúc truyền thông trên chip trước đây. Tuy nhiên, cùng với sự phát triển của công nghệ bán dẫn cho phép tích hợp ngày các nhiều các lõi IP lên trên cùng một vi mạch thì năng lượng tiêu thụ của các kiến trúc mạng trên chip cũng ngày càng tăng. Chương này đề cập đến những đặc điểm cơ bản của một mạng trên chip. Đồng thời, chương này cũng sẽ tìm hiểu và đánh giá một số giải pháp giảm thiểu năng lượng tiêu thụ đã được nghiên cứu và áp dụng thành công cho một số mạng trên chip.
2.1 Giới thiệu chung về mạng trên chip
2.1.1 Giới thiệu chung
Vào những năm cuối của thế kỷ 20, sự phát triển của công nghệ bán dẫn cho phép các nhà thiết kế tích hợp ngày càng nhiều các lõi vi xử lý và các khối chức năng có khả năng tái sử dụng (các lõi IP) lên trên cùng một đế bán dẫn. Một hệ thống điện tử phức tạp bây giờ đã có thể gói gọn trong một vi mạch đơn và chúng thường được gọi là một hệ thống trên chip. Tuy nhiên, khó khăn lớn nhất của một hệ thống trên chip đó là việc định nghĩa ra một chuẩn giao tiếp giữa các các lõi IP trong hệ thống nhằm đảm bảo tính tương thích không chỉ cả về chức năng hoạt động mà còn cả về cấu trúc vật lý. Vào thời điểm này, việc kết nối giữa các lõi IP trong hệ thống vẫn do các kết nối dạng bus hoặc kết nối điểm – điểm (point to point) đảm nhận. Trong đó, giao tiếp
qua các hệ thống bus được ưu tiên sử dụng hơn vì nó có thể cung cấp một hiệu năng kết nối cao trong khi vẫn duy trì được việc chia sẻ kết nối giữa các lõi IP khác nhau trong hệ thống.
Cùng với sự phát triển của công nghệ thì các vấn đề liên quan đến hệ thống bus xuất hiện ngày càng nhiều. Một hệ thống bus có thể hoạt động một cách hiệu quả với một hệ thống trên chip gồm từ 3 đến 10 lõi IP. Một số hệ thống bus tiên tiến hơn (như AMBA, OpenCore. . . ) có thể hoạt động hiệu quả với vài chục lõi IP khác nhau. Tuy nhiên, tại mỗi thời điểm trên hệ thống cũng chỉ có thể có tối đa hai lõi IP là có thể giao tiếp với nhau trong cùng một phân đoạn bus. Một vấn đề khác của các hệ thống bus cũng xuất hiện ở những công nghệ chế tạo vi mạch siêu mi-cờ ron. Với các hệ thống bus có chiều dài kết nối lớn hơn nhiều lần so với kích thước cổng lô-gíc thì các vấn đề như: trễ truyền, suy giảm tín hiệu truyền, năng lượng tiêu thụ tăng, hay các hiện tượng nhiễu. . . sẽ xảy ra nhiều hơn và khó kiểm soát hơn. Một vấn đề khác của các hệ thống giao tiếp dạng bus bắt nguồn từ tầng ứng dụng. Trong các hệ thống trên chip cỡ lớn, việc phân chia và xác định tài nguyên truyền thông trong các hệ thống bus như vậy là rất phức tạp do hiệu năng truyền thông của bus là không thể dự đoán trước. Hơn thế nữa, mỗi hệ thống đều sẽ có một cấu trúc truyền thông riêng biệt, do đó kiến trúc của hệ thống sẽ bị thay đổi nếu ta bổ sung thêm các chức năng mới cho hệ thống. Điều này làm cho người thiết kế rất khó để có thể tái sử dụng chúng trong những thiết kế tiếp sau. Chính vì những giới hạn của các kiến trúc truyền thông kiểu cũ mà vào đầu thế kỉ 21 nhiều nhóm nghiên cứu đã bắt đầu đề xuất ra những thiết kế mới cho kiến trúc truyền thông của các hệ thống trên chip. Các nghiên cứu đã chỉ ra những yếu điểm của hệ thống bus không chỉ ở mức vật lý mà còn cả ở mức kiến trúc và thậm chí là ở mức ứng dụng.
Để giải quyết những yếu điểm của hệ thống bus, các nhà nghiên cứu bắt đầu để ý đến một kiến trúc truyền thông đã được nghiên cứu trong một thời gian dài và đã giải quyết được hầu hết những vấn đề mà hệ thống truyền thông dạng bus gặp phải đó chính là mô hình truyền thông mạng máy tính. Trước đây, khi triển khai các mạng cục bộ trong kết nối truyền thông giữa các máy tính song song, các nhà nghiên cứu cũng đã gặp phải những vấn đề tương tự và mạng máy tính đã ra đời để giúp vượt qua những vấn đề trên nhờ vào việc sử dụng các cấu trúc kết nối phân tầng và phân tán.
Xuất phát từ mô hình của mạng máy tính, các nhà nghiên cứu đã đề xuất ý tưởng về việc tích hợp một mạng truyền thông giữa các lõi IP trên cùng một đế bán dẫn. Mục tiêu là đưa ra một kiến trúc truyền thông hoàn toàn mới cho các hệ thống trên chip. Kiến trúc mới này phải có tính cạnh tranh với các kiến trúc truyền thông truyền thống về hiệu năng, công suất tiêu thụ và không gian thực thi. Nhiều nơi trên thế giới
đã bắt tay vào việc nghiên cứu vấn đề này khi ITRS 1 khẳng định sự cần thiết phải đưa ra một kiến trúc truyền thông mới trên chip để vượt qua các vấn đề gặp phải khi tăng mật độ tích hợp trên các vi mạch [33]. Những nghiên cứu đầu tiên đã đề cập đến các vấn đề về quan điểm thiết kế ở mức hệ thống như [11, 29] hay các vấn đề quan điểm thiết kế ở mức vật lý như [20,30]. Không lâu sau đó, một số công trình liên quan đến kiến trúc cụ thể về mạng trên chip đã được công bố như [25,47, 40, 72].
Nghiên cứu về mạng trên chip là một nghiên cứu tổng hợp, đa lĩnh vực. Đây là sự kết hợp giữa tính toán phân tán, mạng, truyền thông trên chip, phương pháp thiết kế hệ thống, áp dụng các giải pháp thiết kế mạng máy tính vào thiết kế hệ thống trên chip. Hiện tại trên thế giới đã có rất nhiều nhóm nghiên cứu từ các trung tâm nghiên cứu, trường đại học, và cả trong công nghiệp đang triển khai các nghiên cứu liên quan đến mạng trên chip. Tuy vậy, mô hình truyền thông này vẫn còn rất nhiều vấn đề cần được giải quyết. Một số sản phẩm thử nghiệm ban đầu đã được công bố như Intel Polaris [84] của hãng Intel, CHAIN [4] của Silistix, hay FAUST [44] của CEA-LETI. Tuy nhiên, việc đưa ra các sản phẩm thương mại thực sự vẫn đòi hỏi nhiều nỗ lực hơn nữa của các nhà nghiên cứu trong việc phát triển và hoàn thiện mô hình và các phương pháp thiết kế. Chúng ta còn phải giải quyết tối ưu hơn về kiến trúc và các bài toán liên quan như chất lượng dịch vụ, khả năng tái cấu hình, công suất tiêu thụ, phương pháp kiểm tra, kiểm chứng. . .
2.1.2 Một số khái niệm cơ bản về mạng trên chip
2.1.2.1 Cấu trúc liên kết mạng
Cấu trúc liên kết của mạng hay còn được gọi là tô-pô (topology) là phương thức mà các bộ định tuyến (router) trong mạng kết nối với nhau thông qua các liên kết mạng (network link). Tô-pô quy định tổ chức vật lý của mạng và do đó ta có thể mô hình hoá dưới dạng một đồ thị. Cũng tương tự như mạng máy tính, ta có thể lựa chọn nhiều cấu trúc liên kết mạng khác nhau để xây dựng nên các mạng trên chip. Một số tô-pô thường được các nhà thiết kế lựa chọn khi xây dựng các mạng trên chip được thể hiện như ở trên Hình 2.1.
Mỗi tô-pô có những ưu nhược điểm riêng. Để so sánh tính ưu việt giữa các tô-pô khác nhau, chúng ta thường sử dụng một số tiêu chí vật lý như sau để tiến hành đánh giá: cấp bậc của bộ định tuyến (router degree), đường kính mạng (network diameter),
tính quy tắc (regularity), tính đối xứng (symmetry), tính đa dạng của các đường định tuyến (diversity of routing paths), độ rộng điểm chia đôi mạng (bisection wide).
Các tiêu chí vật lý này được định nghĩa cụ thể như sau:
(a) (b)
(c) (d)