4 Mô phỏng và đánh giá hiệu quả của bộ điều khiển tần số điện áp
2.6 Một đơn vị mạng hoàn chỉnh trong ALPIN [8]
• Khối phối ghép mạng (NI: Network Interface) kết hợp với khối quản lý năng lượng cục bộ (LPM: Local Power Manager). Nhiệm vụ của khối NI là cung cấp các cơ chế phần cứng cho phép gửi và nhận các gói tin của mạng. Khối LPM sẽ kiểm soát các chế độ năng lượng cục bộ để điều khiển khối cấp nguồn (PSU: Power Supply Unit) và khối tạo dao động nội (LCG: Local Clock Generation). Khối LPM được triển khai cùng với khối NI nhằm đảm bảo nó có thể nhận được các gói tin điều khiển chế độ hoạt động mà CPU gửi đến.
• Khối điều khiển xung nhịp bao gồm một giao tiếp SAS (Synchronous - Asyn- chronous - Synchronous), một bộ tạo dao động nội và một giao tiếp tạo trễ khả trình (delay line programming interface).
chuyển mạch công suất và một khối cung cấp điện áp nguồnVdd Hopping. Các bộ UCO kết hợp với các SCCMOS (Super-Cut-Off CMOS) được sử dụng để đóng ngắt nhanh những lõi IP không cần hoạt động. Mục đích của chúng là để ngăn dòng rò qua các transitor, từ đó giảm được năng lượng tiêu thụ tĩnh trên lõi IP. Khối Vdd Hopping được sử dụng để cung cấp điện áp Vcore cho quá trình DVFS. Ngoài ra, khối PSU này cũng bao gồm cả một số bộ chuyển đổi mức điện áp (level shifter và isolation-cell).
• Trong mỗi bộ định tuyến cũng sẽ được tích hợp một kiến trúc tự động kiểm tra hoạt động truyền thông tại nút mạng đó (Node Activation Detection) [81]. Kiến trúc này cho phép xác định thời điểm nào bộ định tuyến đó không cần phải hoạt động và tự động ngắt nguồn để giảm năng lượng tiêu thụ tĩnh ở bộ định tuyến đó.
Với việc sử dụng khối UCO để điều khiển các SCCMOS thì dòng rò qua các lõi IP (ở chế độ OFF) giảm đi khoảng 8 lần so với việc sử dụng các bộ chuyển mạch công suất MTCMOS. Năng lượng tiêu thụ động ở chế độ LOW cũng giảm đi khoảng 10 lần so với năng lượng tiêu thụ trên cùng lõi IP đó nhưng ở chế độ HIGH. Hiệu quả về mặt tiêu thụ năng lượng khi hoạt động ở chế độ HOPPING là 97% nếu tỷ lệ giữa Vhigh và Vlow là 50%.
2.2.2 Mô hình điều khiển tần số - điện áp dựa trên kỹ thuật PSTR
Trong công trình [94], các tác giả đã thiết kế một mạng trên chip sử dụng kỹ thuật GALS để phân chia các vùng điện áp và tần số hoạt động khác nhau. Bằng cách đưa ra một phương pháp mới để tự động điều chỉnh tần số và điện áp dựa vào các quá trình biến thiên trong mỗi miền điện áp, các tác giả hướng đến việc đảm bảo được hiệu năng hoạt động nhưng đồng thời giảm được năng lượng tiêu thụ của hệ thống. Kỹ thuật điều khiển chính được đề xuất trong công trình này là một thiết kế được gọi là PSTR (Programmable Self-Timed Ring), trong đó một bộ điều khiển chính sẽ giám sát lưu lượng tải trên hệ thống cũng như các quá trình biến đổi của một số tham số trong hệ thống để tự động điều chỉnh các giá trị tần số và điện áp cung cấp. Kỹ thuật điều khiển này đã được các tác giả thực thi trên lõi vi xử lý MIPS R2000 bằng công nghệ CMOS 45nm của STMicroelectronics để kiểm chứng hoạt động của thiết kế đó.
Các tác giả đã đề xuất một kiến trúc mới, áp dụng cho mỗi miền điện áp/tần số trong hệ thống GALS-NoC để giám sát, quản lý về mặt hiệu năng đồng thời thực hiện quá trình điều khiển DVFS. Mô hình kiến trúc này được mô tả như ở Hình 2.7.
Digital Controller Programmable Asynchronous Ring DC-DC Converter or Vdd-Hopping Control Switch Vo lta ge C od e Sp ee d Co de Processing Node (Set of µPs) Vdd Clock Speed Sensor Activity Monitor
No. of Instrucstions, Deadlines (From OS) Real-Time Units Speed
ANo
C
Ack_ANoC Req_ANoC Intrinstic Speed