.4 Đánh giá tình trạng vật lý khối điều khiển tín hiệu đầu ra

Một phần của tài liệu BÁO cáo đồ án tốt NGHIỆP mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET (Trang 95 - 100)

Hình 3.64 Kết quả kiểm tra DRC_INT

Hình Kết quả kiểm tra DRC

Hình 3.66 Kết quả kiểm tra DRCtapeout Hình 3.67 Kết quả kiểm tra LVS_tapeout

Người hướng dẫn: TS. Võ Tuấn Minh SVT

H

Hình 3.68 Kết quả kiểm tra DRC_DP colored tapeout

Kết quả kiểm tra DRC còn một số lỗi mật độ tối thiểu của kim loại mức 1 và poly, những lỗi này sẽ được sửa ở thiết kế vật lý toàn mạch. Do đó nó có thể được bỏ qua ở mức thiết kế vật lý hiện tại.

3.6 Thiết kế vật lý toàn mạch

3.6.1 Phác thảo thiết kế vật lý

Gồm các Decap và 4 khối chính: khối phân cực, khối khuếch đại vi sai, khối tăng biên độ tín hiệu vào, khối điều khiển tín hiệu đầu ra.

Hình 3.69 Sơ đồ nguyên lý toàn mạch

26um

66um

Hình 3.70 Phác thảo toàn mạch

3.6.2 Đi dây

 Các đường tín hiệu quan trọng: PAD

Người hướng dẫn: TS. Võ Tuấn Minh SVT

H

Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET

Hình 3.71 PADN vs PADP Hình 3.72 PADN vs PADP

- PADN vs PADP được đi dây cân bằng và đối xứng.

- PADN & PADP được che chắn bởi VSS.

 Các đường tín hiệu quan trọng: Din, VREF vs VCM

Người hướng dẫn: TS. Võ Tuấn Minh SVT

H

Hình 3.73 Sơ đồ nguyên lý toàn mạch

Hình 3.74 Các đường tín hiệu: VCM vs VREF, Din

shield

Hình 3.75 DIN Hình 3.76 VREF vs VCM

- DIN được đi dây ngắn nhất.

- VREF vs VCM giống nhau nhất có thể và đều được che chắn

 Các đường tín hiệu quan trọng: INN vs INP

Người hướng dẫn: TS. Võ Tuấn Minh SVT

H

Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET

Hình 3.77 Sơ đồ nguyên lý toàn mạch

Hình 3.78 INN vs INP

- INN vs INP đi dây đối xứng gống nhau nhất có thể và đều được che chắn.

 Nguồn/đất

Người hướng dẫn: TS. Võ Tuấn Minh SVT

H

Hình 3.79 Đường nguồn/đất và Pin của các tín hiệu

- Tổng độ rộng đường kim loại nguồn và đất cân bằng nhau.

- Các đường nguồn/đất đặt lên đúng với các thiết bị.

- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.6.3 Kết quả kiểm tra

TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ

DRC_INT

BỎ QUA

Một phần của tài liệu BÁO cáo đồ án tốt NGHIỆP mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET (Trang 95 - 100)

Tải bản đầy đủ (DOCX)

(126 trang)
w