Bảng 4.7: Phase Margin trong 3 trường hợp kiểm tra
Nhận xét:
-Phase Margin trong 3 trường hợp đều lớn hơn 60, điều này chứng tỏ hệ thống hồi tiếp âm được ổn định.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
4.2.3.3 Transient Analysis
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch. Kết quả đo được như sau:
Hình 4.7 Đồ thị tín hiệu trong mạch ở TT (xanh), SS (tím), FF (đỏ)
Thông Trường hợp Tín TT SS FF
Bảng 4.8: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Các tín hiệu trong mạch có thời gian sườn lên/xuống xấp xỉ nhau và duty cycle của tín hiệu xấp xỉ 50%.
-Vod có độ lớn 0.326mV ở TT, 0.25mV ở SS, 0.46mV ở FF. VCM sau khi bổ sung tụ
thì đã ổn định.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
4.3 Kết quả mô phỏng sau thiết kế vật lý4.3.1 Khối phân cực 4.3.1 Khối phân cực Trường Linh hợp kiện TT SS FF
Bảng 4.9: Kết quả trước thiết kế vật lý khối phân cực
Trường Linh
hợp kiện
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
SS
FF
Bảng 4.10: Kết quả sau thiết kế vật lý khối phân cực
Nhận xét
- Tại trường hợp TT của sau thiết kế vật lý, dòng phân cực xấp xỉ 100µA.
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhánh xấp xỉ bằng nhau: Id N21 Id N22
=> Kết quả sau thiết kế vật lý, giá trị dòng điện chênh lệch giữa 2 nhánh N21 và N22 không đáng kể và gần như là bằng nhau (bằng nhau tại trường hợp FF).
4.3.2 Khối khuếch đại vi sai
Trường Linh
hợp kiện
TT
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
FF
Bảng 4.11: Kết quả trước thiết kế vật lý khối khuếch đại vi sai
Trường Linh
hợp kiện
TT
SS
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Bảng 4.12: Kết quả sau thiết kế vật lý khối khuếch đại vi sai
Nhận xét:
-Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhanh xấp xĩ bằng nhau: Id N0 = Id N1
-Trong cả 3 trường hợp, giá trị dòng điện Id N4 xấp xĩ bằng tổng giá trị dòng điện Id 2 nhánh tại N0 và N1
=> Kết quả của giá trị dòng điện giữa 2 nhánh N0 và N1 không có sự chênh lệch, tốt hơn so với trước thiết kế vật lý.
Trường hợp Tín hiệu TT SS FF
Bảng 4.13: Kết quả trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Trường
hợp Tín
TT
SVT H
FF out outb 38ps 38ps 41ps 41ps 183ps 183ps 183ps 185ps 49.90% 49.90%
Bảng 4.14: Kết quả sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Nhận xét:
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp
- Giá trị duty cycle DCD_PADN-PADP có sai số nhỏ xấp xỉ mức 50%
4.3.4 Khối điều khiển tín hiệu đầu ra
Trường hợp Tín hiệu TT SS FF
Bảng 4.15: Kết quả trước thiết kế vật lý khối điều khiển tín hiệu đầu ra
Trường Thông số hợp Tín hiệu TT SS FF
Người hướng dẫn: TS. Võ Tuấn Minh SVT
Bảng 4.16: Kết quả sau thiết kế vật lý khối điều khiển tín hiệu đầu ra Nhận xét ra Nhận xét
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp.
- Giá trị duty cycle DCD_PADN-PADP ở mức 50%.
4.3.4 Thiết kế vật lý toàn mạch Trường hợp Tín hiệu TT SS FF
SVT H
Bảng 4.17: Kết quả trước thiết kế vật lý toàn mạchThông Thông Trường số hợp Tín hiệu TT SS FF
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
PADP - PADN 102ps 101ps 318ps 318ps 50.00%
Bảng 4.18: Kết quả sau thiết kế vật lý ptoàn mạch
Nhận xét
- tpLH & tpHL sau thiết kế vật lý xấp xỉ bằng tpLH & tpHL trước thiết kế vật lý. -Thời gian tăng và thời gian giảm sau thiết kế vật lý lớn hơn so với trước thiết kế vật lý.
- DCD sau thiết kế vật lý xấp xĩ bằng 50%.
=> Giá trị sau thiết kế vật ký chênh lệch không quá lớn so với trước thiết kế vật lý, vì vậy mạch đạt yêu cầu đề ra.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI
1. Kết luận
Qua quá trình làm đồ án, nhóm đã tìm hiểu và nắm được các lý thuyết cơ bản về bán dẫn, CMOS, hồi tiếp và các mạch Analog cơ bản.
Về thiết kế mạch nguyên lý, nhóm đã nghiên cứu được nguyên lý hoạt động của toàn bộ mạch truyền tín hiệu vi sai điện áp thấp, tính toán thiết kế được giá trị của các linh kiện trong mạch. Mô phỏng thiết kế trước và sau khi thiết kế vật lý. Điều chỉnh thiết kế để các thông số đầu ra phù hợp với yêu cầu đặt ra ban đầu của đề tài.
Về thiết kế vật lý, nhóm đã hoàn thành được thiết kế vật lý của mạch. Mạch vẽ được đáp ứng đầy đủ các yêu cầu đề ra của mạch nguyên lý. Khắc phục được toàn bộ các lỗi DRC và LVS.
Ưu điểm:
- Các thông số đầu ra của mạch chính xác với yêu cầu đề ra ban đầu. -Hạn chế được tối đa các yếu tố kí sinh trong thiết kế như tụ kí sinh, trở kí sinh. Nhược điểm:
- Mạch phân cực vẫn còn phụ thuộc vào nhiệt độ.
- Các MOSFET trong mạch phân cực vẫn chưa thể vào vùng đảo yếu.
2. Hướng phát triển
Để cải thiện đề tài này, nhóm sẽ tiếp tục nghiên cứu để tìm ra cấu trúc mạch phân cực mới, độc lập với cả giá trị điện áp nguồn lẫn nhiệt độ để tạo ra được dòng điện phân cực ổn định nhất cho mạch. Đồng thời nghiên cứu chọn một tiến trình khác để dễ dàng đưa MOSFET vào vùng đảo yếu mà không tốn nhiều diện tích. Tiếp tục bổ sung mô phỏng mạch ở nhiều trường hợp để đảm bảo mạch hoạt động ổn định ở mọi điều kiện.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H