quan trọng
- Độ rộng đường kim loại net130 = độ rộng đường kim loại VBP = ½ độ rộng đường
kim loại net131.
- Các đường kim loại đều được che chắn bởi đất/nguồn.
-Tất cả các đường tín hiệu đều được tối ưu hoá để giảm điện trở và tụ trên đường kim loại, ảnh hưởng đến hiệu suất làm việc của mạch.
Đi dây cho nguồn/đất
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.28 Đường nguồn/đất Hình 3.29 Via
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
3.3.3.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT LVS_INT ERC DRC DRC_DP LVS
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
PASS
Bảng 3.2 Tình trạng đánh giá vật lý khối khuếch đại vi sai
Hình 3.30 Kết quả kiểm tra LVS_INT Hình 3.31 Kết quả kiểm tra DRC_INT
Hình 3.32Kết quả kiểm tra LVS_tapeout Hình 3.33 Kết quả kiểm tra DRCtapeout
Hình 3.34 Kết quả kiểm tra DRC_DP colored tapeout 3.4 Mạch tăng biên độ điện áp cho tín hiệu đầu vào tapeout 3.4 Mạch tăng biên độ điện áp cho tín hiệu đầu vào
Mạch tăng biên độ tín hiệu đầu vào có nhiệm vụ khuếch đại biên độ điện áp của tín hiệu gốc từ 0.75V lên 1.8V và tạo ra cặp tín hiệu vi sai INN và INP để điều khiển mạch điều khiển tín hiệu đầu ra.
3.4.1 Ý tưởng thiết kế
3.4.1.1 Mạch tăng biên độ tín hiệu
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Mạch tăng biên độ tín hiệu có cấu trúc như sau:
Hình 3.35 Mạch tăng biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
- Khi input đầu vào mức cao (VDD), Vgs(N1) được đưa lên mức cao là VDD, đồng
thời Vgs(N2) đưa xuống mức thấp là VSS, lúc này N1 dẫn, N2 ngắt. Khi N1 dẫn, điện áp ở node outb_int1 giảm, làm cho Vsg(P2) tăng, khi Vsg(P2) tăng quá Vth thì làm dẫn P2, lúc này N2 đang ngắt nên điện áp ở Node out_int1 kéo lên mức cao là VDDQ, Vsg(P1) giảm xuống bé hơn Vth nên P1 ngắt.
- Khi input đầu vào mức thấp (VSS), Vgs(N2) được đưa lên mức cao là VDD, đồng
thời Vgs(N1) đưa xuống mức thấp là VSS, lúc này N2 dẫn, N1 ngắt. Khi N2 dẫn, điện áp ở node out_int1 giảm, làm cho Vsg(P1) tăng, khi Vsg(P1) tăng quá Vth thì làm dẫn P1, lúc này N1 đang ngắt nên điện áp ở Node outb_int1 kéo lên mức cao là VDDQ, Vsg(P2) giảm xuống bé hơn Vth nên P2 ngắt.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
- Như vậy, từ tín hiệu vào ban đầu có biên độ là VDD, mạch tạo ra cặp tín hiệu vi sai đầu ra có biên độ là VDDQ. Vì vậy mạch này được gọi là mạch Level Shift Up. 3.4.1.2 Mạch giảm biên độ tín hiệu
Mạch giảm biên độ tín hiệu có cấu trúc như sau:
Hình 3.36 Mạch giảm biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
- Khi input đầu vào mức cao (VDDH), Vgs(MN1) = VDDH và Vgs(MP1) = 0, MN1
dẫn, MP1 ngắt, điện áp đầu ra của cổng Inverter đầu tiên kéo xuống VSS làm MN2 ngắt, MP2 dẫn, điện áp đầu ra kéo lên VDDL.
- Khi input đầu vào mức thấp (VSS), Vgs(MN1) = 0, Vgs(MP1) = -VDDH, MP1 dẫn,
MN1 ngắt, điện áp đầu ra của cổng Inverter đầu tiên kéo lên VDDL làm cho MN2 dẫn, MP2 ngắt, làm điện áp đầu ra kéo xuống VSS.
- Như vậy, từ tín hiệu đầu vào có biên độ là VDDH, mạch tạo ra được tín hiệu có biên độ đầu ra là VDDL. Vì vậy mạch này được gọi là mạch giảm biên độ tín hiệu.
3.4.2 Thiết kế giá trị linh kiện
Mạch tăng biên độ tín hiệu ở phần trên có đầu vào a được tạo ra từ đầu vào ax qua một cổng Inverter, vì vậy sẽ có sự chênh lệch thời gian delay giữa a và ax. Do đó, sơ đồ mạch như phần trên chỉ có thể chạy cho tín hiệu tần số thấp, còn với tín hiệu tần số cao cần phải áp dụng thêm các biện pháp khác.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.37 Cấu tạo đầy đủ mạch khuếch đại tín hiệu đầu vào
Khối ổn định đầu vào của mạch có cấu trúc như sau:
Hình 3.38 Cấu tạo khối ổn định đầu vào
Trong đó, phần Buffer được cấu tạo từ 2 cổng đảo như hình 3.18.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Hình 3.39 Cấu tạo của Buffer
Ởphần Buffer, kích thước của N0 và P0 phải đủ lớn để giảm độ trễ của tín hiệu khi đi qua cổng đảo đầu tiên, nhằm đảm bảo độ delay của 2 đầu a và ax là như nhau.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.40 Cấu tạo mạch chính
Size của NMOS mạch Level Shift Up phải lớn hơn nhiều so với PMOS vì Vgs của NMOS tối đa là VDD, còn Vgs của PMOS tối đa là VDDQ lớn hơn VDD. Vì vậy size của NMOS phải lớn hơn để cân bằng được dòng nạp và xả tụ đầu ra của mạch.
Hình 3.41 Sóng 2 đầu ra của khối tăng biên độ tín hiệu
Có thể thấy sóng đầu ra khối mạch tăng biên độ tín hiệu khi chạy tần số cao thời gian sườn lên và sườn xuống chưa đúng và DCD chưa chuẩn 50% do theo nguyên lý, outb phải xuống mức 0 trước mới điều khiển PMOS dẫn và làm out lên VDDQ. Vì vậy đầu ra cũng cần áp dụng các biện pháp khác để cải thiện đầu ra khi chạy ở tần số cao.
Hình 3.42 Cấu trúc khối ổn định đầu ra
Cặp buffer ở đầu ra được thêm vào nhằm mục đích điều chỉnh lại thời gian sườn lên và sườn xuống của sóng đầu ra.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Hình 3.43 Sóng trước khi qua Buffer (tím) và sóng sau khi qua Buffer (đỏ)
Cặp cổng đảo mắc theo dạng back to back được thêm vào để cân bằng lại DCD của sóng đầu ra cho đúng 50%.
Hình 3.44 DCD khi chưa có cặp cổng đảo mắc theo dạng back to back
Hình 3.45 DCD khi đã có cặp cổng đảo mắc theo dạng back to back
Ngoài ra, tùy thuộc vào kích thước của mạch điều khiển tín hiệu đầu vào, kích thước của các MOSFET trong khối ổn định đầu ra phải đủ lớn để đáp ứng. Khi mạch điều khiển tín hiệu đầu ra có kích thước lớn, khối ổn định đầu ra cũng phải có kích thước lớn để giảm thiểu được thời gian trễ và ngược lại.
3.4.3 Thiết kế vật lý mạch tăng biên độ tín hiệu đầu vào 3.4.3.1 Phác thảo thiết kế vật lý
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.46 Sơ đồ nguyên lý khối tăng biên độ tín hiệu đầu vào
Hình 3.47 Phác thảo thiết kế vật lý của khối tăng biên độ tín hiệu đầu vào
- Phác thảo thiết kế theo chiều ngang và đặt các thiết bị thích hợp gần nhau để tối ưu việc đi dây.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
- Với A, B, C, D lần lượt là NPAIR0, NPAIR1, PPAIR0, PPAIR1 được xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa các cặp thiết bị NPAIR0 - NPAIR1, PPAIR1 - PPAIR0.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ xung quanh.
3.4.3.2 Đi dây
Đi dây tín hiệu quan trọng
Hình 3.48 Đi dây cho tín hiệu quan trọng khối tăng biên độ tín hiệu đầu vào
- Các cặp tín hiệu a - ax, outb_int1 - out_int nằm trong khối 2(khối mạch chính) được đi dây đối xứng.
Đi dây cho nguồn/ đất.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.49 Đi dây cho nguồn/đất khối tăng biên độ tín hiệu đầu vào
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.4.3.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT
PASS
Bảng 3.3 Đánh giá tình trạng vật lý khối tăng biên độ tín hiệu đầu vào
Hình 3.50 Kết quả kiểm tra DRC_INT Hình 3.51 Kết quả kiểm tra LVS_INT
Hình 3.52 Kết quả kiểm tra LVS_tapeout Hình 3.53 Kết quả kiểm tra DRCtapeout
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Hình 3.54 Kết quả kiểm tra DRC_DP colored tapeout
3.5 Mạch điều khiển tín hiệu đầu ra
Mạch điều khiển tín hiệu đầu ra nhận tín hiệu INN và INP từ mạch khuếch đại biên độ điện áp đầu vào và tạo ra cặp tín hiệu vi sai đầu ra PADP và PADN để truyền đi.
3.5.1 Ý tưởng thiết kế
Mạch điều khiển tín hiệu đầu ra có cấu trúc như hình sau:
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.55 Cấu trúc mạch điều khiển tín hiệu đầu ra
Mạch điều khiển tín hiệu đầu ra bao gồm 4 MOSFET N0, N1, P3, P4 đóng vai trò như các khóa chuyển mạch. Mạch sẽ nhận INN và INP từ mạch tăng biên độ tín hiệu đầu vào và tạo ra PADP và PADN để truyền đi.
Khi INN mức cao, INP mức thấp, lúc này N0 và P4 dẫn, N1 và P3 ngắt, PADN được kéo lên mức cao và PADP kéo xuống mức thấp. Ngược lại, khi INN mức thấp, INP mức cao, N0 và P4 ngắt, N1 và P3 dẫn, PADN xuống mức thấp, PADP lên mức cao. Ngoài ra, mạch nhận điện áp VBN cung cấp từ mach phân cực để tạo dòng điện tối đa trong mạch và nhận điện áp VBP cung cấp từ mạch khuếch đại vi sai để điều chỉnh dòng điện trong mạch nhằm điều chỉnh tín hiệu đầu ra. Cơ chế điều chỉnh được thể hiện trong sơ đồ 3.26.
Hình 3.56 Cơ chế điều chỉnh dòng điện trong mạch
Khi VCM mất ổn định, VCM tăng làm cho VBP cung cấp từ mạch khuếch đại vi sai cũng tăng lên, làm cho P5 dẫn yếu, dòng điện trong mạch giảm, VCM giảm lại. Ngược lại khi VCM giảm, VBP giảm làm P5 dẫn mạnh, dòng trong mạch tăng, VCM tăng. 3.5.2 Tính giá trị điện trở mắc giữa PADP và PADN ở máy thu
Hệ thống truyền và nhận tín hiệu vi sai điện áp thấp có cấu trúc đầy đủ như hình 3.27.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Hình 3.57 Cấu trúc truyền nhận tín hiệu vi sai điện áp thấp
Theo hình trên, giữa PADP và PADN ở máy thu có mắc một điện trở gọi là điện trở đầu cuối. Đường truyền LVDS có trở kháng 50Ω mỗi dây. Sử dụng biến đổi Thevenin để tính trở kháng tương đương của cả đường dây tín hiệu.
Hình 3.58 Tính điện trở tương đương của đường dây
Điện trở đầu cuối phải có giá trị bằng với điện trở đường dây để hạn chế được hiện tượng phản ngược lại của tín hiệu. Vì vậy, Rterm = 100 Ω.
3.5.3 Thiết kế giá trị linh kiện
Mạch điều khiển tín hiệu đầu ra có cấu trúc đầy đủ như hình 3.29.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.59 Cấu trúc mạch điều khiển tín hiệu đầu ra
Điện trở giữa PADP và PADN có giá trị 100 Ω. Giá trị R1 và R2 phải lớn hơn rất nhiều so với Rterm để hạn chế dòng điện chạy qua nhánh này, nhánh R1 và R2 chỉ có nhiệm vụ tạo ra VCM để gửi về mạch khuếch đại vi sai. Chọn R1 = R2 = 100k Ω. Tín hiệu đầu ra vi sai yêu cầu biên độ 0,325V, điện trở Rterm có giá trị 100 Ω, có thể tính được dòng điện trong mạch lúc này là 0,325/100 = 3,25mA.
Dòng ở mạch phân cực có giá trị 100uA, suy ra kích thước của N2 phải gấp 32 lần kích thước NMOS ở mạch phân cực để đạt được dòng 3,25mA và N2 phải trong vùng bão hòa.
Các MOSFET N0, N1, P3, P4, P5 phải có kích cỡ đủ lớn để dẫn được dòng trên. Tụ ổn định phải có giá trị đủ lớn để có Phase Margin đủ lớn giúp cho tín hiệu không bị tự dao động. Đồng thời P5 phải bão hòa để đạt được giá trị tụ lớn nhất theo hiệu ứng Miller.
3.5.4 Thiết kế vật lý mạch điều khiển tín hiệu đầu ra 3.5.4.1 Phác thảo thiết kế vật lý
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.60 Mạch điều khiển tín hiệu đầu ra
Hình 3.61 Phác thảo thiết kết vật lý mạch điều khiển tín hiệu đầu ra
- Phác thảo thiết kế được đặt theo chiều dọc để tối ưu việc đi dây.
- Khối 2 được sắp xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa các cặp thiết bị P3 – P4, và N0 – N1.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ xung quanh.
3.5.4.2 Đi dây
Đi dây các đường tín hiệu quan trọng
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Hình 3.62 Đi dây tín hiệu quan trọng khối điều khiển tín hiệu đầu ra
- Hai cặp tín hiệu INN – INP, PADP – PADN được đi dây đối xứng.
Đi dây nguồn/đất
Hình 3.63 Đi dây cho nguồn/đất khối điều khiển tín hiệu đầu ra
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.4.5.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
DRC_INT
BỎ QUA
Bảng 3.4 Đánh giá tình trạng vật lý khối điều khiển tín hiệu đầu ra
Hình 3.64 Kết quả kiểm tra DRC_INT
Hình Kết quả kiểm tra DRC
Hình 3.66 Kết quả kiểm tra DRCtapeout Hình 3.67 Kết quả kiểm tra LVS_tapeout
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Hình 3.68 Kết quả kiểm tra DRC_DP colored tapeout
Kết quả kiểm tra DRC còn một số lỗi mật độ tối thiểu của kim loại mức 1 và poly, những lỗi này sẽ được sửa ở thiết kế vật lý toàn mạch. Do đó nó có thể được bỏ qua ở mức thiết kế vật lý hiện tại.
3.6 Thiết kế vật lý toàn mạch
3.6.1 Phác thảo thiết kế vật lý
Gồm các Decap và 4 khối chính: khối phân cực, khối khuếch đại vi sai, khối tăng biên độ tín hiệu vào, khối điều khiển tín hiệu đầu ra.
Hình 3.69 Sơ đồ nguyên lý toàn mạch
26um
66um
Hình 3.70 Phác thảo toàn mạch
3.6.2 Đi dây
Các đường tín hiệu quan trọng: PAD
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.71 PADN vs PADP Hình 3.72 PADN vs PADP
- PADN vs PADP được đi dây cân bằng và đối xứng.
- PADN & PADP được che chắn bởi VSS.
Các đường tín hiệu quan trọng: Din, VREF vs VCM
Người hướng dẫn: TS. Võ Tuấn Minh