Hình 3.82 Kết quả kiểm tra Hình 3.83 Kết quả kiểm tra DRC LVS_tapeout DP_colored tapeout
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 3.84 Kết quả kiểm tra DRC_INT
Lỗi GRCx.GRD.1.R_C4 GRCx.GRD.2.R_C5 GRMx.GRD.2.R_M3_E 1 GRMx.GRD.2.R_M3_E 2
Bảng 3.6 Thông tin các lỗi trong kiểm tra DRC_INT
Hình 3.85 Vị trí xảy ra lỗi
Nguyên nhân:
- Đường kim loại 3 và kim loại 5 được ưu tiên vẽ theo trục dọc, nhưng trong apmom, nó lại vẽ theo chiều ngang.
-Tương tự, đường kim loại 4 được ưu tiên vẽ theo trục ngang, nhưng trong apmom, nó lại vẽ theo chiều dọc.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
- Trong GF, những lỗi .R này có thể bỏ qua.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
CHƯƠNG 4: KẾT QUẢ MÔ PHỎNG THIẾT KẾ 4.1 Giới thiệu chương KẾ 4.1 Giới thiệu chương
4.2 Kết quả mô phỏng trước thiết kế vật lý
4.2.1 Kết quả mô phỏng khối phân cực 4.2.1.1 DC Operation Point
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị dòng, áp của các MOSFET trong mạch phân cực ở 3 trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
Trườn Linh
g hợp kiện
TT
SS
FF
Bảng 4.1 Kết quả mô phỏng DC Operating Point
Nhận xét:
- Các MOSFET đều hoạt động trong vùng bão hòa ở cả 3 trường hợp kiểm tra, giúp
đảm bảo dòng điện phân cực tạo ra ổn định và việc sao chép dòng ở các mạch gương dòng được chính xác.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
- Dòng điện phân cực ở trường hợp TT là 100.5uA, gần đúng với yêu cầu đề ra là 100uA. Dòng điện phân cực ở SS và FF lần lượt là 67.37uA và 175.6uA, dòng điện trong 2 trường hợp này lệch đi nhiều là do cấu trúc mạch lúc này vẫn còn phụ thuộc nhiều vào nhiệt độ.
-Các MOSFET lúc này có Vgs > Vth, nghĩa là các MOSFET vẫn đang trong vùng đảo mạnh (strong inversion). Nhóm không đưa các MOSFET này vào trong vùng đảo yếu (weak inversion) như trong lý thuyết đã đề cập là do để đưa được các MOSFET vào vùng đảo yếu, các MOSFET cần phải có kích thước rất lớn để hạ thấp được Vgs mà vẫn giữ được giá trị dòng phân cực dựa trên công thức dòng qua MOSFET ở vùng bão hòa:
I D=1
2 β(V GS−V th )2
Bên cạnh đó, kích thước của NMOS ở mạch điều khiển tín hiệu đầu ra cũng phải lớn hơn khoảng 32 lần kích thước NMOS ở mạch phân cực như đã đề cập ở Chương 3. Vì vậy, việc đưa các MOSFET vào vùng đảo yếu cần một lượng không gian rất lớn. 4.2.1.2 DC Analysis
Sử dụng phương pháp DC Analysis để khảo sát sự phụ thuộc của dòng điện phân cực nếu nguồn điện áp thay đổi hoặc nhiệt độ thay đổi.
Ở trường hợp điện áp thay đổi từ 1.62V đến 1.98V, kết quả đo được như sau:
Hình 4.1 Đồ thị sự thay đổi của dòng điện theo điện áp nguồn
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Bảng 4.2 Kết quả đo được khi điện áp thay đổi
Nhận xét:
- Khi điện áp nguồn thay đổi, dòng điện trong mạch thay đổi không quá nhiều, điều này chứng tỏ thiết kế đáp ứng được yêu cầu đề ra. Lượng thay đổi của dòng điện là do thực tế vẫn còn tồn tại hiệu ứng điều chế độ dài kênh, khi VDDQ thay đổi làm Vds của các MOSFET thay đổi, dẫn đến dòng điện thay đổi.
Ở trường hợp nhiệt độ thay đổi từ -40°C đến 120°C, kết quả đo được như sau:
Hình 4.2 Đồ thị sự thay đổi của dòng điện theo nhiệt độ
Nhiệt độ
Bảng 4.3: Kết quả đo được khi nhiệt độ thay đổi
Nhận xét:
- Khi nhiệt độ thay đổi, dòng điện thay đổi một lượng lớn là do lúc này dòng điện vẫn còn phụ thuộc vào beta, khi nhiệt độ thay đổi sẽ làm beta thay đổi.
4.2.2 Kết quả mô phỏng khối khuếch đại vi sai
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị dòng, áp của các MOSFET trong mạch khuếch đại vi sai ở 3 trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
Tr/h TT
Người hướng dẫn: TS. Võ Tuấn Minh SVT
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
SS
FF
Bảng 4.4: Kết quả mô phỏng DC Operating Point
Nhận xét:
- Ở trong 3 trường hợp, các MOSFET đều hoạt động ở vùng bão hòa.
- Do kích thước của N4 bằng với kích thước NMOS trong mạch phân cực nên dòng
trong mạch khuếch đại vi sai cũng bằng dòng ở mạch phân cực. 4.2.3 Kết quả mô phỏng mạch tăng biên độ điện áp tín hiệu đầu vào
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch. Kết quả đo được như sau:
Người hướng dẫn: TS. Võ Tuấn Minh SVT
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Hình 4.3 Độ trễ của 2 tín hiệu đầu vào mạch chính bằng nhau (27.6ps)
Hình 4.4 Tín hiệu sau khi ra khỏi mạch chính
Trường hợp
TT SS FF
Bảng 4.5: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Tín hiệu INN và INP đầu ra của mạch có biên độ bằng VDDQ, thời gian sườn lên/ xuống của 2 tín hiệu ở cả 3 trường hợp bằng nhau, duty cycle xấp xỉ 50%.
4.2.3 Kết quả mô phỏng mạch điều khiển tín hiệu đầu ra 4.2.3.1 DC Operating Point
Người hướng dẫn: TS. Võ Tuấn Minh SVT
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị dòng, áp của các MOSFET nguồn dòng trong mạch điều khiển tín hiệu đầu ra ở 3 trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
Trường Linh
hợp kiện
TT
SS
FF
Bảng 4.6: Kết quả mô phỏng DC Operating Point
Nhận xét:
- Các MOSFET nguồn dòng đều hoạt động trong vùng bão hòa trong cả 3 trường hợp.
N2 bão hòa đảm bảo dòng điện sao chép từ mạch phân cực chính xác, P5 bão hòa để tụ ổn định đạt được giá trị lớn nhất.
- Dòng trong mạch ở TT là 3.19mA, xấp xỉ 3.25mA đề ra.
4.2.3.2 AC Analysis
Mô phỏng AC Analysis được dùng để kiểm tra độ ổn định của hệ thống hồi tiếp tạo ra từ mạch khuếch đại vi sai và mạch điều khiển tín hiệu đầu ra.
Mô phỏng AC với test-bench như hình 4.11.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Hình 4.5 Test-bench mô phỏng AC Analysis
Nguồn xoay chiều Vin được nối với đầu vào qua tụ có giá trị 1F, đầu ra VCMO nối về đầu vào thông qua cuộn cảm 1MH.
Kết quả đo được sau khi mô phỏng AC như sau:
Hình 4.6 Biểu đồ Bode khi mô phỏng AC
Bảng 4.7: Phase Margin trong 3 trường hợp kiểm tra
Nhận xét:
-Phase Margin trong 3 trường hợp đều lớn hơn 60, điều này chứng tỏ hệ thống hồi tiếp âm được ổn định.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
4.2.3.3 Transient Analysis
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch. Kết quả đo được như sau:
Hình 4.7 Đồ thị tín hiệu trong mạch ở TT (xanh), SS (tím), FF (đỏ)
Thông Trường hợp Tín TT SS FF
Bảng 4.8: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Các tín hiệu trong mạch có thời gian sườn lên/xuống xấp xỉ nhau và duty cycle của tín hiệu xấp xỉ 50%.
-Vod có độ lớn 0.326mV ở TT, 0.25mV ở SS, 0.46mV ở FF. VCM sau khi bổ sung tụ
thì đã ổn định.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
4.3 Kết quả mô phỏng sau thiết kế vật lý4.3.1 Khối phân cực 4.3.1 Khối phân cực Trường Linh hợp kiện TT SS FF
Bảng 4.9: Kết quả trước thiết kế vật lý khối phân cực
Trường Linh
hợp kiện
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
SS
FF
Bảng 4.10: Kết quả sau thiết kế vật lý khối phân cực
Nhận xét
- Tại trường hợp TT của sau thiết kế vật lý, dòng phân cực xấp xỉ 100µA.
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhánh xấp xỉ bằng nhau: Id N21 Id N22
=> Kết quả sau thiết kế vật lý, giá trị dòng điện chênh lệch giữa 2 nhánh N21 và N22 không đáng kể và gần như là bằng nhau (bằng nhau tại trường hợp FF).
4.3.2 Khối khuếch đại vi sai
Trường Linh
hợp kiện
TT
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
FF
Bảng 4.11: Kết quả trước thiết kế vật lý khối khuếch đại vi sai
Trường Linh
hợp kiện
TT
SS
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Bảng 4.12: Kết quả sau thiết kế vật lý khối khuếch đại vi sai
Nhận xét:
-Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhanh xấp xĩ bằng nhau: Id N0 = Id N1
-Trong cả 3 trường hợp, giá trị dòng điện Id N4 xấp xĩ bằng tổng giá trị dòng điện Id 2 nhánh tại N0 và N1
=> Kết quả của giá trị dòng điện giữa 2 nhánh N0 và N1 không có sự chênh lệch, tốt hơn so với trước thiết kế vật lý.
Trường hợp Tín hiệu TT SS FF
Bảng 4.13: Kết quả trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Trường
hợp Tín
TT
SVT H
FF out outb 38ps 38ps 41ps 41ps 183ps 183ps 183ps 185ps 49.90% 49.90%
Bảng 4.14: Kết quả sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Nhận xét:
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp
- Giá trị duty cycle DCD_PADN-PADP có sai số nhỏ xấp xỉ mức 50%
4.3.4 Khối điều khiển tín hiệu đầu ra
Trường hợp Tín hiệu TT SS FF
Bảng 4.15: Kết quả trước thiết kế vật lý khối điều khiển tín hiệu đầu ra
Trường Thông số hợp Tín hiệu TT SS FF
Người hướng dẫn: TS. Võ Tuấn Minh SVT
Bảng 4.16: Kết quả sau thiết kế vật lý khối điều khiển tín hiệu đầu ra Nhận xét ra Nhận xét
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp.
- Giá trị duty cycle DCD_PADN-PADP ở mức 50%.
4.3.4 Thiết kế vật lý toàn mạch Trường hợp Tín hiệu TT SS FF
SVT H
Bảng 4.17: Kết quả trước thiết kế vật lý toàn mạchThông Thông Trường số hợp Tín hiệu TT SS FF
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
PADP - PADN 102ps 101ps 318ps 318ps 50.00%
Bảng 4.18: Kết quả sau thiết kế vật lý ptoàn mạch
Nhận xét
- tpLH & tpHL sau thiết kế vật lý xấp xỉ bằng tpLH & tpHL trước thiết kế vật lý. -Thời gian tăng và thời gian giảm sau thiết kế vật lý lớn hơn so với trước thiết kế vật lý.
- DCD sau thiết kế vật lý xấp xĩ bằng 50%.
=> Giá trị sau thiết kế vật ký chênh lệch không quá lớn so với trước thiết kế vật lý, vì vậy mạch đạt yêu cầu đề ra.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI
1. Kết luận
Qua quá trình làm đồ án, nhóm đã tìm hiểu và nắm được các lý thuyết cơ bản về bán dẫn, CMOS, hồi tiếp và các mạch Analog cơ bản.
Về thiết kế mạch nguyên lý, nhóm đã nghiên cứu được nguyên lý hoạt động của toàn bộ mạch truyền tín hiệu vi sai điện áp thấp, tính toán thiết kế được giá trị của các linh kiện trong mạch. Mô phỏng thiết kế trước và sau khi thiết kế vật lý. Điều chỉnh thiết kế để các thông số đầu ra phù hợp với yêu cầu đặt ra ban đầu của đề tài.
Về thiết kế vật lý, nhóm đã hoàn thành được thiết kế vật lý của mạch. Mạch vẽ được đáp ứng đầy đủ các yêu cầu đề ra của mạch nguyên lý. Khắc phục được toàn bộ các lỗi DRC và LVS.
Ưu điểm:
- Các thông số đầu ra của mạch chính xác với yêu cầu đề ra ban đầu. -Hạn chế được tối đa các yếu tố kí sinh trong thiết kế như tụ kí sinh, trở kí sinh. Nhược điểm:
- Mạch phân cực vẫn còn phụ thuộc vào nhiệt độ.
- Các MOSFET trong mạch phân cực vẫn chưa thể vào vùng đảo yếu.
2. Hướng phát triển
Để cải thiện đề tài này, nhóm sẽ tiếp tục nghiên cứu để tìm ra cấu trúc mạch phân cực mới, độc lập với cả giá trị điện áp nguồn lẫn nhiệt độ để tạo ra được dòng điện phân cực ổn định nhất cho mạch. Đồng thời nghiên cứu chọn một tiến trình khác để dễ dàng đưa MOSFET vào vùng đảo yếu mà không tốn nhiều diện tích. Tiếp tục bổ sung mô phỏng mạch ở nhiều trường hợp để đảm bảo mạch hoạt động ổn định ở mọi điều kiện.
Người hướng dẫn: TS. Võ Tuấn Minh SVT
H