Sơ đồ khối tạo kênh truyền mô phỏng

Một phần của tài liệu (LUẬN VĂN THẠC SĨ) Thiết kế bộ giải điều chế tín hiệu 16-QAM trên FPGA Luận văn ThS. Kỹ thuật điện tử - viễn thông (Trang 49 - 51)

Tín hiệu 16-QAM đƣợc tạo ra trƣớc và sau khi qua kênh truyền (kết quả mô phỏng từ simulink):

a.Khi chưa qua kênh truyền b.Đã qua kênh truyền

Còn dịch Dopler đƣợc đƣa vào nằm trên khối Dopler của sơ đồ demo. Khi có dịch tần Dopler, tín hiệu trong quá trình truyền bị quay pha biểu hiện trên giản đồ chòm sao đƣợc minh họa trên hình 3.4-3. Đây là kết quả ta nhận đƣợc từ sơ đồ thiết kế simulink. Trong hệ thống thực, độ lệch tần số bị dịch đi này có thể là hậu quả của việc chuyển động giữa bên phát và bên thu, ngoài ra còn có một nguyên nhân nữa chúng ta cần xét đến là do sự đồng bộ giữa tín hiệu 16-QAM và tín hiệu sine/cosine tạo ra từ khối DDS, hay là sự không đồng bộ về mặt thiết bị. Điều này dẫn sự thay đổi về biên độ và pha của tín hiệu gây nên dịch tần Dopler.

3.1.4 Khối cân bằng thích nghi

Ngay ở khối tạo nguồn QAM ngƣời ta đã sử dụng bộ lọc cosine tăng để tạo dạng tín hiệu nhằm giảm nhiễu. Tuy nhiên phƣơng pháp này chỉ khắc phục đƣợc một phần nhỏ nhiễu ở bộ phát. Do vậy, ngƣời ta cần dùng bộ cân bằng thích nghi làm việc tại bên thu để tối thiểu nhiễu xuyên ký tự (ISI), dẫn đến giảm méo kênh của tín hiệu nhận. Bộ cân bằng ở trong cùng khối với bộ lọc phối hợp (MF), lấy mẫu đồng bộ và bộ quyết định (2D- slicer) làm việc với cùng tốc độ ký hiệu. Thêm vào đó thuật toán bình phƣơng trung bình tối thiểu (LMS) đƣợc sử dụng để hiệu chỉnh cân bằng giữa đầu phát và thu của bộ quyết

Hình 3.4-3:Giản đồ chòm sao tín hiệu sau khi bị dịch tần Dopler sau khi bị dịch tần Dopler Hình 3.4-2: Sơ đồ khối dịch tần Dopler

thỏa mãn tiêu chuẩn Nyquist cho bộ lọc phối hợp, tốc độ lấy mẫu phải lấy lớn hơn tốc độ ký hiệu theo tỷ lệ số nguyên lần nhƣ 3:2 hoặc 4:3, thông thƣờng ngƣời ta hay sử dụng tỷ lệ 2:1 nhằm đơn giản nhiệm vụ hạ tốc trƣớc bộ quyết định. Nếu hạ tốc diễn ra trƣớc bộ cân bằng, bộ cân bằng sẽ làm việc với tốc độ một mẫu trên mỗi ký hiệu thì nó đƣợc gọi là bộ cân bằng SRE (SRE:Symbol- rate equalizer), còn nếu hạ tốc xảy ra sau bộ cân bằng thì bộ cân bằng làm việc với tốc độ p mẫu trên q ký hiệu (p/q) và lúc này ngƣời ta gọi là bộ cân bằng FSE (FSE: Fractionally –spaced equalizer).[11]

Một phần của tài liệu (LUẬN VĂN THẠC SĨ) Thiết kế bộ giải điều chế tín hiệu 16-QAM trên FPGA Luận văn ThS. Kỹ thuật điện tử - viễn thông (Trang 49 - 51)

Tải bản đầy đủ (PDF)

(91 trang)