Sơ đồ thiết kế khối ALU

Một phần của tài liệu (LUẬN VĂN THẠC SĨ) Thiết kế bộ giải điều chế tín hiệu 16-QAM trên FPGA Luận văn ThS. Kỹ thuật điện tử - viễn thông (Trang 52 - 54)

Hình 3.5 : Sơ đồ thiết kế khối cân bằng thích nghi

Hình 3.5-1 Sơ đồ thiết kế khối ALU

Noise) làm dãy huấn luyện. Khi có lỗi, lỗi đƣợc xử lý tại khối PE1, rồi đƣợc ƣớc lƣợng với dãy phiên bản tại khối PE0, so sánh tƣơng quan trƣớc khi quyết định tại bộ quyết định để sao cho lỗi là cực tiểu. Do đó, khối PE có cấu trúc gồm bộ lọc FIR và khối hiệu chỉnh trọng số cập nhật của thuật toán LMS (Least mean square algorithm). LMS cập nhật trọng số của bộ cân bằng cho đến khi đạt đƣợc điều kiện ổn định.

Khối LMS update

Ngƣời ta nhận thấy rằng, có một số lƣợng lớn các thuật toán có thể lựa chọn để bổ sung cho các quy trình cập nhật hệ số nhƣ LMS, Kalman nhanh, Kalman thông thƣờng, Kalman căn bậc hai, và lƣới bình phƣơng tối thiểu theo phƣơng pháp bình phƣơng tối thiểu đệ quy - RLS (Recursive least square)...Tuy nhiên, thuật toán bình phƣơng trung bình tối thiểu (LMS) là thuật toán đạt hiệu quả chính xác cao nhất trong khối cân bằng thích nghi này.

Khối LMS update nằm trong khối PE dùng để cập nhật hệ số của bộ lọc dựa trên thuật toán LMS. Trong bộ cân bằng thích nghi, ta thấy có hai khối con LMS Error Calc

và khối con LMS update nằm trong khối PE của khối xử lý số học ALU, cả hai khối này đều sử dụng chung một thuật toán là LMS mà chi tiết về thuật toán này đã đƣợc trình bày ở chƣơng hai. Chúng chỉ khác nhau là mỗi khối thực hiện một chức năng riêng, khối

LMS Error Calc là tính lỗi bằng cách ƣớc lƣợng tín hiệu nhận đƣợc và tín hiệu mong muốn, còn khối LMS update sử dụng để cập nhật hệ số của bộ lọc trƣớc khi đƣa đến

MAC FIR để tính toán đầu ra cho bộ lọc.

MAC FIR:

Ở sơ đồ thiết kế khối PE, thiết kế quan trọng của bộ lọc FIR và cả LMS update chính là MAC FIR. Nó cấu tạo từ các bộ nhân và bộ cộng có sẵn trên chip FPGA. Khối MAC FIR này đƣợc dùng để tính tổng chập các tín hiệu đầu vào và các hệ số bộ lọc.

Một phần của tài liệu (LUẬN VĂN THẠC SĨ) Thiết kế bộ giải điều chế tín hiệu 16-QAM trên FPGA Luận văn ThS. Kỹ thuật điện tử - viễn thông (Trang 52 - 54)

Tải bản đầy đủ (PDF)

(91 trang)