Do lần ñầu tiên áp dụng phương pháp xử lý tín hiệu số dùng FPGA vào việc thiết kế, thử nghiệm khối DSP-MCA1K nên phần chủ yếu ñược số hóa bắt ñầu từ
98
ADC và phần giao diện, phần khuếch ñại (có sẵn trong bản mạch Spartan 3E, Xilinx) vẫn chưa ñược số hóạ Vì vậy, máy phát xung tam giác dùng VHDL tích hợp trong mạch FPGA ñã ñược phát triển ñể kiểm tra trực tiếp. Nói cách khác, khối DSP-1K chưa ñược số hóa hoàn toàn. Tuy nhiên, sự thành công bước ñầu trong việc nghiên cứu ứng dụng kỹ thuật DSP dùng FPGA bằng bản mạch này ñã làm tiền ñề cho việc phát triển ứng dụng FPGA-DSP về sau tại Viện NCHN trong thiết kế-chế tạo thiết bị. Khi khởi phát chương trình thu dữ liệu MCADSP (viết bằng LabView), phổ ghi ñược từ máy phát xung thể hiện trong hình 3.23. Hình 3.24 cho thấy ñỉnh phổ ở chế ñộ giãn rộng và các tham số liên quan phép ñọ Do máy phát tam giác ñược hình thành bằng VHDL nên thời gian chết của thiết bị rất nhỏ (cỡ 0.1%). Phép ño ñược tiến hành liên tục trong 3600 s, số ñếm tâm ñỉnh là 30524 tại kênh 115; và vì xung kiểm tra là xung chuẩn nên diện tích ñỉnh xấp xỉ số ñếm toàn ñỉnh, cụ thể bằng 55491 xung. Ngoài vai trò kiểm tra trực tiếp, khối này có thể dùng ñể ño phổ gamma có năng lượng thấp khoảng từ 50 keV ñến 1 MeV.
99
3.7. Hệñếm nơtron dùng trên kênh ngang
Có hai hệ ñếm nơtron ñã ñược chế tạo phục vụ nghiên cứu và ñào tạọ Hệ ñầu tiên ñược xây dựng và dùng trên kênh số 4 ñể ño nơtron phục vụ phát triển phương pháp ño tiết diện nơtron toàn phần sử dụng ống ñếm 3He [48], [49]. Tiến hành ño thực nghiệm tiết diện nơtron toàn phần của 238U trên các dòng nơtron phin lọc 55 keV và 144 keV [1] tại kênh thực nghiệm số 4 lò phản ứng hạt nhân Đà Lạt. Kết quả thu ñược có sự phù hợp tốt với kết quả của các tác giả khác và số liệu ñánh giá từ thư viện số liệu hạt nhân ENDF/B-6.8. Hệ này ghép nối máy tính qua vi ñiều khiển dòng PIC 16F877-một trong những dòng vi ñiều khiển có tính tương thích mạnh với môi trường Windows và tốc ñộ phù hợp với chế ñộ truyền khối của USB toàn phần qua và FT245 [52].
Hình 3.24: Phổ nơtron ño trên kênh ngang số 4 Lò Đà Lạt [36].
Hệ thứ hai cũng ñã ñược phát triển với các khối ñiện tử gồm cao thế HV 5kV, khuếch ñại phổ kế chuẩn tam giác, ADC8K và khối giao diện dùng EZ-USB ghép PC dùng ống ñếm 3He thể tích lớn [51]. Cấu hình ño thực nghiệm ñã ñược bày trong mục 2.31, hình 2.19, trình ứng dụng thu dữ liệu là MCADSP viết bằng LabView.
100
Tuy rằng cấu hình của thiết bị là hệ phân tích ña kênh nhưng mục ñích chính của phép ño vẫn là ñếm nơtron trên kênh ngang, ñồng thời phục vụ cho trung tâm ñào tạọ Vùng ổn ñịnh nuôi ống ñếm 3He khoảng 1300 V. Các kết quả ño thể hiện trong hình 3.24. Thời gian ño 1069 giây với DT xấp xỉ 7%. Đỉnh năng lượng toàn phần bằng 764 keV tại kênh 1974 có số ñếm tâm ñỉnh là 682. Hai trỏ trái và phải C1, C2 ñịnh cửa sổ tính diện tích, ñỉnh 764 keV có diện tích 37885, phông 111364 và số ñếm toàn ñỉnh 149249. Ngoài ra còn có hai ñỉnh phụ sinh ra do hiệu ứng tường là proton 573 keV và triton 191 keV.
3.8. Thảo luận kết quả thực nghiệm 3.8.1. Thảo luận kết quả 3.8.1. Thảo luận kết quả
Khi kiểm tra các tham số ñặc trưng kỹ thuật của thiết bị ñược chế tạo, việc dựa vào hệ tham chiếu RSS làm cơ sở ñánh giá chế ñộ hoạt ñộng cũng như ñộ tin cậy của phương pháp thực thi thể hiện rõ qua số liệu thực nghiệm ñã trình bày trong các bảng ñọ Việc kiểm tra chỉ số kênh cho thấy phần giao diện của khối thiết bị hoạt ñộng ñúng theo tần suất nhập/xuất dữ liệu của bộ nhớ dưới sự ñiều khiển của khối logic. Bảng 3.1 cho thấy ñộ phi tuyến vi phân của khối FPGA-MCA8K là tương ñối tốt vì so với DNL tham chiếu chỉ lệch (1.03 -1.27)/1.03 = 0.233; lớn hơn 0.233 lần so với tham chiếu chuẩn. Cũng vậy, số liệu từ bảng 3.2 thấy rằng ñộ lệch DNL của khối DSP-MCA8K là (1.01 – 1.57)/1.01 = abs(-0.5544) = 0.5544 so với DNL hệ chuẩn. Như vậy, cả DNLFPGA-MCA8K lẫn DNLDSP-MCA8K ñều không ñạt tiêu chuẩn danh ñịnh, tuy nhiên DNLFPGA-MCA8K vẫn có thể chấp nhận vì chưa quá cao; riêng
DNLDSP-MCA8K tồi làm ảnh hưởng ñộ rộng kênh dẫn ñến thăng giáng số ñếm caọ
Theo bảng 3.4, ñộ phi tuyến tích phân INLFPGA-MCA8K lớn gấp INLMCD8K-Accuspec
gần 4 lần nên ở vùng năng lượng cao thì ñộ phân giải của ñỉnh phổ càng tồi, tuy nhiên vì chưa vượt quá 1% nên vẫn ở trong giới hạn chấp nhận. Mặt khác, hệ số R2 = 0.99977 cho thấy có mối tương quan mạnh giữa biên ñộ và kênh tương ứng với thăng giáng thống kê bằng 0.023% . Song, cũng từ bảng 3.6 cho thấy INLDSP-MCA8K
= 1.807% vượt xa giá trị bình thường là 1%, dẫn ñến ñộ phân giải tồi là 8.35 keV (bảng 3.12) ở ñỉnh 1332.5 keV của 60Co; hơn nữa hệ số R2 = 0.99902 thể hiện mối tương quan giữa biên ñộ và kênh không tốt, thăng giáng thống kê lớn khoảng
101
0.098%. Đường chuẩn này ñược thực hiện với khối DSP-MCA8K chế tạo lần 1. Nguyên nhân chính dẫn ñến tồi về FWHM là do sử dụng mạch BLR trong thiết kế chưa ñược hiệu quả, và thời ñiểm phát hiện-lấy mẫu ñỉnh xung chưa dứt khoát dẫn ñến trích xuất sai biên ñộ trong vùng lấy mẫu ñỉnh phẳng của bộ lọc hình thang. Sau khi cải tiến BLR ở lần thiết kế thứ hai, thiết bị hoạt ñộng tốt hơn và FWHM tăng lên 3.92 keV ở ñỉnh 1332.5 keV của 60Cọ
Theo số liệu ở bảng 3.7, kết quả kiểm tra ñộ chuẩn xác về số ñếm và tần suất dữ liệu vào-ra của khối FPGA-MCA8K cho thấy các ñộ lệch D1% ÷ D3% < 0.1% là tương ñối tốt khi tốc ñộ xung vào nhỏ hơn 1 kHz. Giá trị D3% không thể ñánh giá ñược vì FPGA-MCA8K có dung lượng ñếm tối ña là 3 byte bằng 2563 -1 trong khi RSS có dung lượng 4 byte bằng 2564 – 1. Tuy nhiên, khả năng nhập-xuất dữ liệu của FPGA-MCA8K ñáp ứng tốt với các xung có tần số cỡ dưới 300 kHz. Bảng 3.8 cho thấy tần số tối ña mà DSP-MCA8K hoạt ñộng ñược lên tới 400 kHz; các ñộ lệch D1% ÷ D3% là tốt, riêng D4% vượt giới hạn trên. Vì vậy, tuy ñáp ứng ñược tần số 400 kHz nhưng ñể tránh mất dữ liệu thì phải giảm tần số cực ñạị
Trong 10 phép ño kiểm tra χ2, nếu các kết quả χ2 nằm trong khoảng (3.325 ÷ 16.919) thì các phép ñếm ñó ñạt thăng giáng thống kê bình thường [58] với các giới hạn tin cậy 95%. Bảng 3.10 cho thấy χ2 của FPGA-MCA8K thỏa mản ñiều kiện vừa nêu nên ñộ tin cậy cao về thăng giáng số ñếm.
Bảng 3.11a cung cấp các kết quả về ñộ lệch giũa năng lượng thực nghiệm và năng lượng hạt nhân [59] theo thứ tự từ 122.05 keV ñến 1408 keV như sau: - 0.002217; -0.001307; -6.39014e-4; -1.9459e-4; -4.5049e-5; 1.41e-4; 5.4975e-4; 5.4334e-4; 5.3054e-4; 5.5392e-4. Điều này cho thấy ñộ lệch giữa năng lượng thực nghiệm với năng lượng hạt nhân chỉ cỡ 10-4, xem như là sai số thống kê có thể bỏ quạ Hình 3.16 cho thấy ñường cong chuẩn hiệu suất theo năng lượng trong dải từ 122.05 keV ñến 1408 keV là phù hợp với ñường cong mà tác giả khác ñã công bố; hệ số R2 = 0.9923 biểu thị tương quan tốt giữa năng lượng và hiệu suất ghị Bảng 3.14 cung cấp thông tin tỷ số P/B là tương ñối cao, xấp xỉ 10.92.
Kết quả ñạt ñược từ khối DSP-MCA1K chứng tỏ FPGA hoàn toàn ñảm nhiệm ñược và thực thi tốt thuật toán DSP ñể chế tạo thiết bị ñiện tử hạt nhân thế hệ mớị
102
Việc hình thành máy phát xung tam giác bên trong vi mạch FPGA bằng VHDL một lần nữa khẳng ñịnh thực tế phù hợp với lý thuyết về hai dạng xung số có chất lượng cao và ñược sử dụng nhiều nhất là xung hình thang có cạnh ñỉnh phẳng và xung tam giác. Nhờ có khả năng tích hợp cao, dung lượng ñủ lớn và tốc ñộ chuyển tín hiệu giữa hai phần tử nội liên kết ñủ nhanh là 5 ns nên FPGA tỏ ra rất hiệu quả và linh ñộng khi ñược áp dụng ñể thiết kế-chế tạo các khối ñiện tử dùng trong các hệ ghi- ño bức xạ hạt nhân theo phương pháp liên kết cổng logic.
Khi so phổ ở hình 3.24 với phổ biên ñộ nơtron của ống ñếm 3He [51], thấy rằng về ñịnh tính phổ thực nghiệm ño nơtron phù hợp với lý thuyết; hệ ñếm nơtron có thể phục vụ ñược nhu cầu ñếm nơtron trên kênh và công tác ñào tạọ Các thiết kế hệ trùng phùng sử dụng kỹ thuật xử lý tín hiệu số cho phép chế tạo các hệ trùng phùng gọn, nhạy và dễ sử dụng do hầu hết các tham số ñều ñược chọn và ñiều khiển từ phần mềm. Hiện nay sơ ñồ thiết kế trong hình 2.15 ñang ñược nghiên cứu, chế tạo tại Phòng Vật lý và Điện tử hạt nhân, Viện NCHN [20]. Hệ là cơ sở ñể triển khai ứng dụng kỹ thuật ño trùng phùng trong các nghiên cứu vật lý hạt nhân ứng dụng.
3.8.2. Một số vấn ñề cần ñề cập khi số hóa thiết bị bằng VHDL
Một trong những vấn ñề ñang tồn tại suốt nhiều giai ñoạn khác nhau trong quá trình phát triển thiết bị là phải bảo trì dự án ñược thiết kế trong thực thể FPGẠ Ngay cả khi có mã nguồn VHDL rõ ràng và ñầy ñủ, tác giả cũng không thể tránh khỏi việc bổ sung các cấu hình mô tả hệ thống thiết bị ñược chế tạọ Chẳng hạn, chế ñộ hoạt ñộng và logic ñiều phối xung nhịp của bộ DCM tích hợp trên bản mạch FPGA Spartan 3E, Xilinx. Các bộ DCM này có nhiệm vụ phát tín hiệu xung nhịp ñáp ứng các yêu cầu hoạt ñộng khác nhau của từng thành phần thuộc hệ; song, không phải mọi FPGA ñều hỗ trợ các phương tiện ñó, và cho dù có thì tính chất tức thời của chúng hẳn phải thực hiện theo cách thức khác nhaụ Nói khác ñi, DCM luôn song hành cùng mỗi dòng FPGA riêng phục vụ từng ứng dụng. Vì vậy, GRLIB-thư viện lõi IP của thiết kế, giải quyết vấn ñề này bằng việc cung cấp các khối tức thời dùng chung ñịnh ñược cấu hình, cùng với tập thư viện cho các FPGA khác nhau và các bản mạch phát triển. Cách tiếp cận này giải quyết ñược vấn ñề, nhưng yêu cầu cập nhật kịp thời hàm thư viện ñể hỗ trợ các FPGA mới hơn. Giải
103
pháp phù hợp nhất ñể giải quyết là thủ tục chuẩn hóa bằng việc cung cấp tài nguyên sử dụng chung. Thủ tục này còn cho phép các thiết kế tái ñịnh cấu hình ñộng, người pháp triển tùy ý chọn công cụ và phần cứng dựa trên các yêu cầu của hệ thống ñích. Một nguyên nhân khác nữa tác ñộng mã nguồn là khả năng xảy ra xung ñột khi dùng các thư viện VHDL chuẩn hóa khác phiên bản [68], [80]. Thật vậy, VHDL ñược ñịnh nghĩa bởi IEEE, cùng với các thư viện chuẩn, tên là ‘std_logic_1164’ ñịnh nghĩa bởi IEEE 1164, trong ñó ‘bit số học’ và ‘chuẩn số học’ ñịnh nghĩa bởi ‘std_logic_1076’. Tuy nhiên, khi các gói ‘std_logic_arith’, ‘std_logic_signed’, ‘std_logic_unsigned’ ñược bổ sung vào, thư viện IEEE sẽ không chấp thuận vì ñó không phải là các gói chuẩn [37] . Các ñịnh nghĩa về ký hiệu và toán hạng giữa các gói chồng chập có thể gây nên cản trở ñể tìm ra thiết kế. Khi kết hợp các lõi khác, người thiết kế phải hết sức lưu ý các thư viện ñã dùng trong mỗi lõị Việc bổ sung các lõi IP vào các thư viện ñang tồn tại, hoặc kết hợp các lõi từ các nguồn khác nhau là tác vụ rắc rối, nan giảị Ngoại trừ vấn ñề giao diện các tín hiệu số có ñịnh dạng khác nhau (chẳng hạn các vectơ st_logic theo các vectơ bit có dấu /không dấu), người phát triển phải thâm nhập sâu mã nguồn của các lõi giao thức mở IP nhằm khắc phục các vấn ñề xung ñột khi tạo ñược tương quan logic giữa các lõi ñó. Các công cụ tự ñộng thuộc thư viện luôn làm việc với tập các khối xây dựng ñịnh nghĩa trước, nhưng ñòi hỏi có hiệu chỉnh ñể bao hàm cả lõi ngoài, dẫn ñến số chu trình phát triển tăng; do vậy trên thực tế, việc gỡ rối hệ thống là rất quan trọng. Khi phát triển mã nguồn cho các FPGA, phải chú ý ñến các thủ tục thiết kế chi tiết ñể tái lập trình thiết bị. Vì các FPGA thế hệ mới hơn sẽ cung cấp dung lượng lớn hơn nên vấn ñề lại càng phức tạp hơn, phương án tốt nhất là nghĩ cách gỡ rối từ lúc thiết kế. Trong các giai ñoạn phát triển hệ thực nghiệm, việc hình thành phiên bản mới của hệ thống gồm: tổng hợp (synthesis), ánh xạ (mapping), xác lập hướng nhập/xuất và truy cập ñường dẫn (TDI-TDO) chiếm nhiều thời gian; vì vậy phải sử dụng DCM phù hợp ñể cung cấp các tín hiệu xung nhịp ñiển hình cho FPGA thỏa ñồng bộ với xung nhịp mạch ngoàị Trong thiết kế DSP-MCA8K, tín hiệu nhịp 50 MHz ñược cấp bởi bộ DCM ñơn tới ADC, kể cả các DAC tái tạo các ngõ ra bộ lọc số. Tầng biến ñổi A/D nằm trước FPGA, và từ ñó ñòi hỏi tín hiệu nhịp có sườn âm làm
104
chậm chu trình truyền dữ liệu, trong khi DAC nằm sau FPGA và yêu cầu tín hiệu sườn dương. Bộ DCM chỉ có một ngõ ra và ngõ hiệu chỉnh sườn ñơn. Giải pháp là phải ñặt các ñiều kiện ràng buộc thời gian trên các chân nhập/xuất của FPGA nối tới ADC và DAC, nhưng thủ tục xác ñịnh sườn hiệu chỉnh cũng tốn thời gian. Như vậy, việc dùng các DCM ñể cung cấp các tín hiệu nhịp cần thiết cho FPGA và các mạch tương tự ngoài ñược quan tâm giải quyết. Bên cạnh việc phát triển thiết bị xử lý xung số ñiển hình dùng trong vật lý hạt nhân ứng dụng, phương pháp này còn có thể áp dụng ñược cho nhiều trường hợp khác. Thật vậy, do dung lượng các FPGA ngày càng tăng nên việc tích hợp nhiều thành phần trong một thực thể FPGA có các tuyến liên kết nội bộ và ñiều khiển bộ xử lý là hoàn toàn khả dĩ. Gần ñây, ý tưởng tích hợp thành phần ñiện tử tương tự với ñiện tử số trong cùng một thực thể thông qua FPGA ñặc thù nhờ VHDL qua ISE ñưa ñến triển vọng hứa hẹn: thành phần lượng tử hóa tín hiệu tương tự từ tầng biến ñổi A/D sẽ cùng ñược tích hợp với các tầng kiểu số. Như vậy, một hệ MCA lý tưởng có thể ñược thực hiện chỉ bằng một FPGẠ Đây cũng là cơ sở lý luận và thực tế ñể người thực hiện tin rằng khả năng tái ñịnh cấu hình phần cứng FPGA là rất thuận lợi nhờ hợp thể nhiều bộ phận ñiều khiển-giao tiếp trong thực thể duy nhất, loại hẳn thành phần ñiện tử truyền thống; một ñặc ñiểm kỹ thuật quan trọng của công nghệ mới FPGA dùng DSP.
105
KẾT LUẬN
1. Các công việc ñã làm ñược trong luận án
Tóm lại, luận án ñã tiến hành những công việc cụ thể như sau:
• Nghiên cứu các phương pháp ứng dụng xây dựng thiết bị ñiện tử hạt nhân bằng
công nghệ ñiện tử ñương ñại là mảng các phần tử logic khả lập trình (FPGA) dựa trên kỹ thuật xử lý tín hiệu số (DSP) có kết hợp cách xử lý xung tương tự. Các phương pháp hữu hiệu nhất ñã ñược tập trung khai thác ñể xây dựng thiết bị theo mục tiêu cụ thể ñề ra trong luận án là: phương pháp khử tích chập trong cửa sổ ñộng (MWD) cho phép tái cấu trúc ñiện tích của sự kiện bức xạ bất kỳ khi tương tác với