Bộ lọc thấp qua (LPF) ñược hình thành từ hai thành phần là bộ trừ-làm chậm và bộ lọc thấp quạ Bó dữ liệu trên các ngõ ra
khối làm chậm-trộn tín hiệu (4 ngõ ra/ Hình 2.14: Bộ lọc thấp qua (LPF).
kênh) ñược ñưa tới 4 ngõ vào của bộ LPF và hình thành xung dạng tam giác cân (hình thang) ở ngõ ra ñược biểu diễn trong hình 2.14. Dữ liệu ñược cộng/trừ lũy tiến theo mạch cộng tích lũy, sau ñó ngõ ra mạch cộng tích lũy ñưa qua mạch chia cho hằng số k (thời gian tăng xung tam giác ngõ ra) hình thành xung hình thang/tam giác. Tùy thuộc cách xác lập các tham số k và m bằng phần mềm ñiều khiển, xung ngõ ra có dạng tam giác cân (khe ñỉnh bằng zero) hoặc hình thang nếu chọn ñộ rộng khe ñỉnh khác không; cụ thể như sau:
- k: thời gian tăng của sườn dẫn xác lập cho xung ngõ ra hình thang/tam giác (>0). - m: ñộ rộng khe ñỉnh xác lập cho xung ngõ ra hình thang/tam giác ( ≥ 0)
- k + m - 1: thời ñiểm bắt ñầu sườn giảm của xung ngõ rạ - 2k + m - 1: thời ñiểm kết thúc xung ngõ ra (ñạt tới giá trị 0).
Sau khi ñược xác lập, các tham số này truyền ñến tập các thanh ghi lưu trữ trong FPGA và sử dụng như các tham số bộ lọc. Ngõ vào bộ lọc là tập các tín hiệu số có dạng xung hình chữ nhật, ngõ ra là tập tín hiệu số có dạng xung hình
CHIA KHÔNG DẤU A/B Dữ liệu + Ra CLK1 A B Nhớ Làm chậm k - 2k+m - Làm chậm m + Tham số thời gian tăng: k T R Ừ T R Ừ T R Ừ CỘNG/ TRỪ TÍCH LŨY CLK2 + _
56
thang/tam giác cân tạo bởi phép nhân chập ngõ vào với hàm phân bố ñiện tích trong cửa sổ thời gian biến ñổị Khi thiết kế các bộ LPF, các thuật toán thực hiện tập pt. (1.15), (1.16). (1.17) với các mô hình thuật toán biểu diễn trong các hình 1.12 và hình 1.16, chương1 ñã ñược áp dụng.
2.1.3.7. Tầng phát hiện ñỉnh, logic ñiều khiển và bộ nhớ phổ
Tầng phát hiện ñỉnh, ñiều khiển logic và lưu phổ ñược trình bày trong hình 2.15. Các bó dữ liệu ở ngõ ra hai bộ LPF kiểu chậm và nhanh ñược dùng cho mạch dò ñỉnh và chống chồng chập, và lưu vào bộ nhớ phổ DPRAM; nguyên tắc hoạt ñộng như sau: dữ liệu ra của hai bộ lọc ñược viết vào hai thanh ghi, ngõ ra các thanh ghi này ñược lần lượt so với mức LL từ
các bộ ngưỡng kênh chậm-nhanh chọn trước (các bộ so số), khi xung vào có biên ñộ lớn hơn LL, ngõ ra của bộ so sánh cho phép truyền dữ liệu ñến ngõ vào của mạch dò giá trị ñỉnh xung. Dữ liệu ở ngõ vào kênh chậm ñược ghi, ñánh giá và tạo giá trị ñỉnh xung ñang xử lý, trong khi kênh nhanh làm nhiệm vụ ñếm số xung trên ngõ vào trong cùng khoảng thời gian kênh chậm ñang xử lý xung hiện tạị Kết quả, giá trị ñỉnh phát hiện ñược trên kênh chậm chỉ có hiệu lực khi số ñếm ở bộ ñếm xung trong kênh nhanh thỏa logic ‘1’. Khi giá trị biên ñộ ñỉnh xung ñã ñược phát hiện và
hiệu lực, dữ liệu ra của mạch dò ñỉnh tạo nên các tín hiệu ñịa chỉ trỏ tới một trong số 8192 vị trí bộ nhớ phổ, ñồng thời mạch dò ñỉnh cũng tạo ra các tín hiệu cho phép ñiều khiển chọn mạch, ñọc-ghi ñể cập nhật nội dung của bộ nhớ phổ. Mạch phát hiện ñỉnh xung và chống chồng chập ñược thiết kế theo cơ chế trạng thái hữu hạn (FSM) [37]. Bộ nhớ phổ ñược ñịnh cấu hình từ bộ DPRAM tích hợp trong FPGẠ Cách hình thành bộ DPRAM hoàn toàn giống cách hình thành bộ nhớ kép ñã trình
NGƯỠNG BỘ LỌC NHANH BỘĐẾM XUNG CƠ CHẾ TRẠNG THÁI HỮU HẠN >? THANH GHI NGƯỠNG BỘ LỌC CHẬM <? >? BỘ NHỚ HAI CỔNG (RAM) +1 >? Xóa Đếm T U Y Ế N Đ Ị A C H Ỉ D Ữ L I Ệ U N Ộ I B Ộ Đ ọ c V i ế t THANH GHI THANH GHI THANH GHI >? DỮ LIỆU BỘĐIỀU KHIỂN GIAO DIỆN Hiệu lực Cho phép Đọc dữ liệu Chọn Xóa FIFO Hình 2.15: Chức năng phát hiện ñỉnh và lưu phổ.
57
bày trong mục 2.1.2.3 thảo luận về quy trình chế tạo bộ nhớ DPRAM và ROM, vì vậy phần này chỉ nêu các tuyến tổ chức bộ nhớ ñáp ứng việc lưu phổ 8192 kênh như sau: tuyến ñịa chỉ dài 13 bit, dung lượng 8192 vị trí; tuyến dữ liệu rộng 32 bit, dải ñọc/viết 0 ÷ 232-1 số ñếm; tuyến ñiều khiển: bao gồm các tín hiệu chọn bộ nhớ, ñọc/ghi dữ liệụ Hình các bản mạch XC3S400-TB, Xilinx dùng ñể chế tạo khối DSP-MCA8K ñược trình bày ở phụ lục E, hình E4.
2.1.3.8. Tầng giao diện giữa vi ñiều khiển EZ và thanh ghi/bộ nhớ
Hình 2.16 mô tả sơ ñồ nguyên tắc giao diện vi ñiều khiển với bộ nhớ và thanh ghị Khối giao diện làm nhiệm vụ
phân luồng dữ liệu vào/ra giữa vi ñiều khiển và tập thanh ghi hoặc bộ nhớ lưu phổ. Khối này nhận các tuyến ñịa chỉ, dữ liệu và ñiều khiển từ bộ vi ñiều khiển AN2131Q và tạo
các tín hiệu thích hợp trên ngõ ra ñể ñiều khiển quá trình truy cập dữ liệu trong tập thanh ghi hoặc bộ nhớ bên trong FPGẠ Bộ vi ñiều khiển AN2131Q bao gồm lõi vi ñiều khiển tương thích 8052 và vi ñiều khiển EZ-USB tích hợp cùng vỏ. Khi cấp nguồn, giao diện USB khởi tạo tự ñộng, sau ñó quyền ñiều khiển ñược trả về cho µC. µC có thể ñọc nội dung khối nhớ phổ 32 Kb tích hợp trong FPGA, truyền kết quả về máy tính, hoặc ghi nội dung tập các thanh ghi xác lập cấu hình hệ ño từ máy tính thông qua các tuyến ñịa chỉ, tuyến dữ liệu hai chiều và tuyến ñiều khiển (ñọc_RD, viết_WR, chọn ngoại vi_CS, cho phép xuất dữ liệu_OE). Ngoài ra, bộ ñếm/thời gian trong µC ñược dùng ñể ñếm thời gian trôi khi ngõ vào nhận xung chu kỳ 1 giây tạo bởi máy phát tần số 1Hz từ tần số gốc 48 MHz bên ngoài FPGA; máy phát 1Hz ñược hình thành bằng các mạch tích hợp trong FPGẠ
2.1.3.9. Các ñặc trưng và tham số kỹ thuật của khối DSP-MCA8K
Các ñặc trưng kỹ thuật của khối DSP-MCA8K [19] như sau: +Ngõ vào: tín hiệu ra từ tiền khuếch ñại có biên ñộ cỡ vài chục mV;
+Ngõ ra bộ APP: tín hiệu cực tính dương, biên ñộ 0 ÷ 2V, ñược chỉnh P-Z và nối tới ngõ vào ADC nhanh;
THANH GHI ĐIỀU KHIỂN CHỨC NĂNG THỜI GIAN VI ĐIỀU KHIỂN EZ-USB BỘ ĐIỀU KHIỂN GIAO DIỆN MÁY TÍNH Tuyến ñiều khiển Tuyến dữ liệu
58
+Các hệ số khuếch ñại thô lập trình ñược: 1, 5, 10; và hệ số khuếch ñại ñiều khiển bằng phần mềm ứng dụng: (0.75 ÷ 1.24);
+Dạng xung ngõ ra bộ lọc: tam giác cân hoặc hình thang có sườn dẫn và ñộ rộng khe ñỉnh thay ñổi ñược bằng phần mềm ứng dụng;
+Thời gian ño ñặt trước: 1 ÷ 232-1 giây, bước phân giải 1 giây; +Số ñếm lớn nhất trên kênh: 232-1;
+Dải ño: 8192 kênh; Các ñộ phi tuyến vi-tích phân: DNL ≈ 1.6% và INL ≈ 1.81%; +Sử dụng hai kênh hình thành xung ñộc lập ñể ghi biên ñộ, phát hiện ñỉnh và chống chồng chập, hồi phục ñường cơ bản;
+Các mức ngưỡng số ñược xác lập ñược bằng trình ứng dụng;
+Dung lượng bộ nhớ chứa phổ: bộ nhớ 32 Kb truy cập hai cổng ñồng thời, tích hợp trong FPGA và giao diện máy tính qua cổng USB;
+Chương trình phần mềm ứng dụng viết bằng LabView trên nền Windows XP. Kết quả thực nghiệm ñược trình bày trong chương 3. Hình ảnh khối DSP- MCA8K ñược trình bày trong phụ lục E, các hình E3 và E4.
2.2. Đánh giá khả năng áp dụng các khối ñiện tửñã chế tạo trong cấu hình ño của hệ phổ kế trùng phùng
2.2.1. Một số cấu hình hệño trùng phùng γ-γ tại Viện NCHN
Về nguyên tắc, các hệ ño giảm phông bằng phương pháp tích cực luôn dựa trên kỹ thuật trùng phùng hoặc ñối trùng ñể xác ñịnh các cặp sự kiện trùng phùng hay ñối trùng. Cấu hình cơ bản của hệ trùng phùng gồm hai kênh ño, việc chọn lựa các cặp sự kiện trùng phùng phụ thuộc vào thời ñiểm xác ñịnh tín hiệu xuất hiện ở các ngõ ra thời gian T của PẠ Vào những năm 90 của thế kỷ trước, tại Viện NCHN ñã có các nghiên cứu, thiết kế-chế tạo hệ phổ kế triệt Compton [7], hệ ño trùng phùng “sự kiện-sự kiện” [73], [74] và các nghiên cứu tiếp theo về hệ phổ kế trùng phùng tại Viện trong giai ñoạn gần ñây ñã ñược trình bày trong công trình [53]. Tuy ñã có những cải tiến ñáng kể về mặt thu nhận-xử lý số liệu, hệ ño vẫn còn ñược xây dựng theo nguyên tắc truyền thống dùng các khối ñiện tử chuẩn NIM.
Dựa trên các kết quả nghiên cứu thu ñược trong quá trình khai thác hệ phổ kế trùng phùng “sự kiện-sự kiện” tại Viện NCHN, các tác giả công trình [11] ñã ñề
59
xuất một phương án thiết kế hệ trùng phùng mới ứng dụng DSP qua FPGẠ Cơ sở thiết kế của hệ phổ kế này ñược trình bày trong mục tiếp theọ
2.2.1.1. Cơ sở và phương pháp thiết kế
Nguyên tắc hoạt ñộng của hệ phổ kế trùng phùng mô tả trong hình 2.17 như sau: Các tín hiệu năng lượng E
từ hai ñầu dò HPGe ñược ñưa tới các ngõ vào hai khối khuếch ñại phổ (AMP), và các tín hiệu thời gian T tới các ngõ vào hai khối khuếch ñại thời gian nhanh (TFA). Kế tiếp, các tín hiệu ngõ
Hình 2.17: Sơ ñồ hệ phổ kế trùng phùng sử dụng TAC tại Viện NCHN [53], [76].
ra hai khối TFA ñược nối tới các ngõ vào hai khối phân biệt phân ñoạn không ñổi (CFD); các tín hiệu ngõ ra hai CFD làm nhiệm vụ khởi phát và dừng phép biến ñổi
thời gian thành biên ñộ (TAC), ở ñó tín hiệu dừng ñược làm trễ nhằm nâng cao biên ñộ tín hiệu ở ngõ ra TAC khi cặp sự kiện xuất hiện ñồng thời tại hai ñầu dò. Lúc nhận ñược tín hiệu biến ñổi có hiệu lực phát từ TAC, bộ giao diện PIC7811R sẽ gửi xung mở cổng tới các ADC, cho phép các ADC ñó thu nhận và biến ñổi các tín hiệu ñơn cực ở ngõ vào thành các giá trị mã biên ñộ ở ngõ rạ Sau khi các ADC biến ñổi xong, bộ PIC7811R sẽ ñọc các giá trị ñó và lưu vào bộ nhớ. Chu trình lặp lại khi tín hiệu biến ñổi có hiệu lực gửi tới bộ giao diện ñể các cổng ADC ñược mở.
2.2.1.2. Thiết kế nguyên tắc cho hệ trùng phùng số ghi “sự kiện-sự kiện”
Sơ ñồ thiết kế nguyên tắc của hệ trùng phùng dùng DSP trong hình 2.18 có khả năng khắc phục một số hạn chế nhất ñịnh so với hệ truyền thống, nguyên lý hoạt ñộng như sau: khi có tín hiệu bức xạ ghi ñược từ ñầu dò 1 hoặc 2, các khối DSP sẽ phân tích biên ñộ xung với các giá trị tương ứng A1 (A2). Nếu tín hiệu vượt ngưỡng dưới, các khối này ñọc các giá trị tương ứng với thời ñiểm xung vượt ngưỡng t1 (t2). Khối kiểm tra thời gian xác ñịnh ñộ lệch thời gian giữa hai sự kiện ∆t = |t1-t2|. Nếu
P I C 7 8 1 1 R ca o qua Khởi phát T, 1K Dừng T E1, 8K E2, 8K E Cổng Cổng DL 2058 Canberra CFD 584 Ortec CFD 584 Ortec AMP 572A Canberra AMP 572A Canberra TFA 474 Ortec H PG e 1 C anbe rr a H PG e 1 Int er te chn ique E T TAC 566 Ortec 16K ADC 8713 Ortec 8K ADC 7072 CompTec 8K ADC 7072 CompTec M á y T í n h Biến ñổi hiệu lực TFA 474 Ortec HV 476 Ortec Cổng
60 DSP 2 A2, t2 G I A O D I Ệ N Đầu dò 1 Đầu dò 2 Phát xung t1-t2 Máy tính A1, t1 DSP 1 Cao thế
gọi ∆W là cửa sổ thời gian trùng phùng của hệ, có một số trường hợp xảy ra như sau:
+∆t ≤ ∆W tương ứng xảy ra trùng phùng, chương trình sẽ ghi lại cặp sự kiện vào bộ nhớ với nội dung A1, A2 và
∆t.
Hình 2.18: Sơ ñồ nguyên tắc của hệ trùng phùng “sự kiện-sự kiện” kiểu số.
+∆t ≥∆W tương ứng không xảy ra trùng phùng, chương trình sẽ loại cặp sự kiện. Trong trường hợp thứ hai, giả sử như kênh thứ nhất xuất hiện sự kiện trước, chương trình sẽ loại giá trị A1 và t1 ra khỏi bộ nhớ tạm và ñợi sự kiện tiếp theo xuất hiện trên kênh thứ nhất. Giá trị t1 ñược so sánh với t2 ñể xác ñịnh cặp sự kiện trùng phùng tiếp theọ Quá trình như vậy lặp lại cho ñến khi phép ño kết thúc.
2.2.2. Khả năng áp dụng của một số khối ñiện tửñã chế tạo trong cấu hình của hệño trùng phùng
Các cấu hình ño trùng phùng ñã trình bày trong các hình 2.17 và 2.18 thường sử dụng ñầu dò bán dẫn. Một số khối ñiện tử ñã thiết kế, chế tạo gồm cao thế HV 5kV [13], [15], khuếch ñại AMP-NRI ngõ ra tam giác [31] ở Viện NCHN có thể áp dụng cho hệ ño trùng phùng của Viện NCHN:
+Đối với hệ ño trình bày trong hình 2.17: khối HV 5kV có thể thay thế cho khối HV 660, Ortec; khối AMP có thể thay thế cho khối AMP 572A, Canberrạ
+Đối với hệ ño trình bày trong hình 2.18, khối HV 5kV có thể dùng ñược ñể nuôi các ñầu dò bán dẫn.
2.3. Thiết kế, chế tạo hệ ghi-ño nơtron qua vi ñiều khiển dòng EZ-USB
Hình 2.19: Sơ ñồ khối hệ ghi-ño nơtron.
Hệ thiết bị ñếm nơtron ñược thiết kế, chế tạo gồm: Cao thế 5kV, khối khuếch ñại phổ kế AMP, khối ADC8K, khối giao diện MCD8K [4], [12]. Sơ ñồ khối của hệ
Đầu dò Khuếch ñại ADC MCD
Máy tính Nguồn
61
thiết bị ñược trình bày trong hình 2.19. Chương trình thu nhận dữ liệu ñược phát triển bằng LabView và vi chương trình ñiều khiển bộ µC AN2131Q thuộc dòng EZ- USB ñược viết bằng C, biên dịch nhờ Ckeil51 của hãng Ckiel51.
2.3.1. Các thành phần thiết bị
Hệ ghi-ño nơtron trình bày trong hình 2.19 ñược thiết kế-chế tạo phục vụ thí nghiệm ñếm nơtron trên kênh thực nghiệm nằm ngang của Lò phản ứng Đà Lạt, hoặc dùng cho việc ñào tạo nguồn nhân lực tại Trung tâm Đào tạo, Viện NCHN. Có hai hệ ñếm nơtron ñã chế tạọ Hệ ñầu tiên dùng vi ñiều khiển dòng PIC16F877 của hãng Microchip phục vụ thí nghiệm ghi nơtron trên kênh thực nghiệm số 4 khi thực hiện công trình [1]. Hệ thứ hai ñược xây dựng phục vụ công trình [9], trong ñó ngoại trừ bộ PA của Ấn Độ, các khối ñiện tử ñều ñược thực hiện tại Viện NCHN gồm: khối HV 5KV, khối AMP vừa nêu ở mục 2.2.2, khối FPGA-MCA8K ñã thiết kế-chế tạo qua các công trình [13, 32, 33].
Hai hệ thiết bị ghi-ño này ñược thiết kế dựa trên các dòng vi ñiều khiển PIC hoặc EZ-USB, ở ñây chỉ trình bày việc thiết kế-chế tạo khối FPGA-MCA8K dựa trên vi ñiều khiển dòng EZ-USB.
2.3.2. Thiết kế, chế tạo khối MCA8K dùng vi ñiều khiển EZ-USB
Sơ ñồ cấu trúc tổng thể của khối MCA8K ñược trình bày trong hình 2.20. Về nguyên tắc thiết kế ña phần giống với các khối MCD16K và MCA4K, tuy vậy, ñiểm mới của thiết kế này là ở chỗ: vi ñiều khiển AN2131Q ñược sử dụng ñể giao tiếp với PC qua cổng USB, chế ñộ truyền-nhận dữ liệu giữa hệ ñếm nơtron với PC tuân theo phương pháp truyền khối ở tốc ñộ toàn phần. Trong bộ µC AN2131Q, hai bộ ñếm/thời gian 16 bit Timer0, Timer1 ñược dùng ñể ño DT và LT của hệ thống và từ ñó suy ra ñược RT của toàn hệ. Bộ dao ñộng 24 MHz cho phép thiết bị này hoạt ñộng ở tốc ñộ tương ñối caọ Phương pháp liên kết cổng logic ñược ứng dụng cho phần giao diện và ñiều khiển toàn mạch, kể cả ñiều khiển khối biến ñổi A/D.
Bộ vi ñiều khiển dòng EZ ñảm nhiệm nhiều tác vụ sẵn có gồm: ño ñếm thời gian, ñiều khiển logic giao tiếp giữa ADC-MCD và giữa MCA với PC, truyền -