Mạch tổ hợp không có bộ nhớ. Hầu hết các hệ thống được tạo thành từ mạch tổ hợp và các phần tử nhớ. Phần mạch tổ hợp nhận tín hiệu từ input ngoài và từ output của các phần tử nhớ (memory elements). Output của hệ thống là một hàm chức năng lấy tín hiệu input ngoài và thông tin từ các phần tử nhớ.
dce 2012 Khoa KH & KTMT Bộ môn Kỹ Thuật Máy Tính Biên soạn tài liệu: Phạm Tường Hải Phan Đình Thế Duy Nguyễn Trần Hữu Nguyên Nguyễn Quang Huy BK TP.HCM Logic Design dce 2012 Tài liệu tham khảo • “Digital Systems, Principles and Applications”, 8th/5th Edition, R.J Tocci, Prentice Hall • “Digital Logic Design Principles”, N Balabanian & B Carlson – John Wiley & Sons Inc., 2004 Logic Design dce 2012 BK TP.HCM Linh kiện mạch Logic Design dce 2012 Giới thiệu • Mạch tổ hợp khơng có nhớ • Hầu hết hệ thống tạo thành từ mạch tổ hợp phần tử nhớ Logic Design dce 2012 Giới thiệu (tt) • Phần mạch tổ hợp nhận tín hiệu từ input ngồi từ output phần tử nhớ (memory elements) • Output hệ thống hàm chức lấy tín hiệu input ngồi thơng tin từ phần tử nhớ • Phần tử nhớ quan trọng flip-flop (FF) (được tạo từ cổng logic) – Bản thân cổng logic khơng có khả nhớ – FF: kết nối cổng logic theo cách mà thơng tin lưu trữ Logic Design dce 2012 Giới thiệu (tt) • FF có trạng thái Q=1, Q’=0 : trạng thái HIGH 1, SET Q=0, Q’=1 : trạng thái LOW 0, CLEAR / RESET FF có tên gọi khác Latch (cài) Logic Design dce 2012 NAND Gate Latch • FF xây dựng từ cổng NAND cổng NOR • FF tạo thành từ cổng NAND gọi NAND gate latch hay latch • Ngõ cổng NAND-1 nối vào ngõ nhập cổng NAND-2 ngược lại • Output đặt tên Q Q’ (Q Q’ ngược điều kiện bình thường) • Có input: – SET input: set Q = – CLEAR input : set Q = Logic Design dce 2012 NAND Gate Latch • Khi SET = CLEAR = mạch NAND latch có trường hợp xảy – Ngõ xuất phụ thuộc vào trạng thái ngõ nhập trước Logic Design dce 2012 NAND Gate Latch • Setting: xảy SET input có xung xuống CLEAR input – Trường hợp Q = Logic Design dce 2012 NAND Gate Latch • Setting: xảy SET input có xung xuống CLEAR input – Trường hợp Q = Logic Design 10 dce 2012 Asynchronous Inputs (bất đồng bộ) • Các tín hiệu input S, C, J, K and D xem tín hiệu điều khiển (control inputs) Những input xem tín hiệu input đồng thay đổi chúng ảnh hưởng đến ngõ output có tín hiệu động CLK • FFs có tín hiệu input bất đồng (asynchronous inputs) hoạt động độc lập với tín hiệu input đồng tín hiệu CLK Những tín hiệu sử dụng để set FF lên trạng thái hay clear FF trạng thái lúc khơng quan tâm đến input khác Logic Design 31 dce 2012 Asynchronous Inputs (bất đồng bộ) Logic Design 32 dce 2012 Asynchronous Inputs (bất đồng bộ) Logic Design 33 dce 2012 FF – Vấn đề thời gian • Setup and Hold time Logic Design 34 dce 2012 FF – Vấn đề thời gian (tt) • Trễ lan truyền (Propagation delay) Logic Design 35 dce 2012 FF – Vấn đề thời gian (tt) • Maximum clock frequency • Clock pulse high or low times • Clock transition times Logic Design 36 dce 2012 Ứng dụng FF • Lưu trữ liệu truyền liệu – Thường sử dụng FF để lưu trữ liệu hay thông tin Dữ liệu lưu trữ theo nhóm FF gọi register (thanh ghi) – Các hoạt động thường thực với liệu lưu register truyền liệu (data tranfer) Logic Design 37 dce 2012 Ứng dụng FF (1) • Truyền liệu song song (Parallel transfer) Logic Design 38 dce 2012 Ứng dụng FF (2) • Thanh ghi dịch (shift register) Logic Design 39 dce 2012 Ứng dụng FF (3) • Chia tần số đếm (Frequency division and counting) Logic Design 40 dce 2012 Ứng dụng FF (3) • Hoạt động đếm sơ đồ chuyển trạng thái (state transition diagram) Logic Design 41 dce 2012 Ứng dụng FF (3) • Mod number – MOD number: số trạng thái chuỗi đếm – Bộ đếm ví dụ trước có 23=8 trạng thái khác nhau(000 tới 111) Bộ đếm gọi đếm MOD-8 – Nếu có FF chuỗi trạng thái đếm từ 0000 đến 1111(có 16 trạng thái) Và gọi đếm MOD-16 – Bộ đếm MOD-2N có khả đếm tới 2N -1 sau quay trạng thái Logic Design 42 dce 2012 Thiết bị Schmitt-trigger Logic Design 43 dce 2012 Mạch tạo xung clock • Bộ dao động Schmitt-trigger Logic Design 44 dce 2012 Mạch tạo xung clock • IC định thời (timer) 555 Logic Design 45 ... thái khác nhau(000 tới 11 1) Bộ đếm gọi đếm MOD-8 – Nếu có FF chuỗi trạng thái đếm từ 0000 đến 11 11( có 16 trạng thái) Và gọi đếm MOD -1 6 – Bộ đếm MOD-2N có khả đếm tới 2N -1 sau quay trạng thái... Design 19 dce 2 012 Clocked Flip-Flops Logic Design 20 dce 2 012 Clocked SC Flip-Flops Logic Design 21 dce 2 012 Cấu tạo mạch - edge triggered SC FF Logic Design 22 dce 2 012 Cấu tạo mạch - edge... dce 2 012 JK Flip-Flops Logic Design 26 dce 2 012 JK Flip-Flops Logic Design 27 dce 2 012 D Flip-Flops Logic Design 28 dce 2 012 D Flip-Flops • Hiện thực D FF từ JK FF Logic Design 29 dce 2 012 D Latch