Điều chế và giải điều chế FM dùng FPGA

Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐỖ TÙNG SANG ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ FM DÙNG FPGA Chuyên ngành : KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ Tp HỒ CHÍ MINH, Tháng năm 2007 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học : TS NGUYỄN NHƯ ANH Ths HỒ TRUNG MỸ Cán chấm nhận xét : PGS TS NGUYỄN THỊ PHƯƠNG HÀ Cán chấm nhận xét : Ths TỐNG VĂN ON Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày 20 tháng năm 2007 TRƯỜNG ĐẠI HỌC BÁCH KHOA PHÒNG ĐÀO TẠO SĐH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM ĐỘC LẬP – TỰ DO – HẠNH PHÚC Tp HCM, ngày tháng năm 2007 NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: ĐỖ TÙNG SANG Ngày, tháng, năm sinh: 15 – 11 – 1976 Chuyên ngành: Kỹ thuật điện tử Phái: Nam Nơi sinh: An Giang MSHV:01405321 I- TÊN ĐỀ TÀI: ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ FM DÙNG FPGA II- NHIỆM VỤ VÀ NỘI DUNG: Dùng ngôn ngữ VHDL để thiết kế điều chế FM giải điều chế FM Các thiết kế mô Matlab cài đặt lên FPGA III- NGÀY GIAO NHIỆM VỤ : 05-02-2007 IV- NGÀY HOÀN THÀNH NHIỆM VỤ: 05-07-2007 V- CÁN BỘ HƯỚNG DẪN : TS NGUYỄN NHƯ ANH Ths HỒ TRUNG MỸ CÁN BỘ HƯỚNG DẪN CN BỘ MÔN QL CHUN NGÀNH LỜI CẢM ƠN Trước tiên, xin gởi lời cảm ơn đến Ba Mẹ, người nuôi khôn lớn động lực mạnh mẽ giúp hoàn thành khóa học Em xin chân thành cảm ơn Thầy Hồ Trung Mỹ tận tình hướng dẫn giúp đở em suốt trình thực đề tài Em xin gởi lời cảm ơn đến tất Quý Thầy Cô, người thân, bạn bè đồng nghiệp giúp đở em trình học thực đề tài Đỗ Tùng Sang Abstract Frequency modulation (FM) and demodulation techniques are well established and understood when implemented with analog circuits However, new technologies in digital communications are utilized in developing many digital systems that dwarf their analog counterparts The breakthrough of DSPs and FPGAs have allowed traditional analog frequency modulation and demodulaion to be realized with today’s digital circuit technology Both DSP and FPGA are fearsible solutions in the FM software radio Although the DSP can excel at performing complex array computaitons, they are limited in performance by their serial instruction system, making them only adequate to handle baseband processing in narrowband systems The FPGA on the other hand has the potential for very high parallelism The key feature of the FPGA as a digital signal processor, is that the user can define the amount of parallelism employed This makes the FPGA adequate to perform at the Intermediate Frequency (IF) The optimum solution would be a system incorporating both elements Where the FPGA can perform the processing at the IF and the DSP the more complex computations at baseband This thesis describes the design and implementation of an FM software radio by making use of a FPGA In this FM software radio, the frequency modulation outputs FM waveform at the IF by using the Direct digital synthesizers (DDS) technique and the frequency demodulation is performed by using the Digital phase-locked loops (DPLL) Tóm tắc Các kỹ thuật điều chế giải điều chế FM dùng mạch tương tự nghiên cứu ứng dụng rộng rãi thực tế Tuy nhiên, kỹ thuật truyền thông số với việc sử dụng nhiều hệ thống số dần thay phần mạch tương tự truyền thống Sự tiến công nghệ DSP FPGA cho phép mạch điều chế giải điều chế tương tự thực với mạch số Cả DSP FPGA giải pháp khả thi cho hệ thống phần mềm vô tuyến FM Cho dù DSP có ưu điểm vượt trội khả tính toán dãy phép tính phức tạp, chúng có hạn chế thực lệnh Do DSP thích hợp xử lý với tín hiệu dải với băng thông nhỏ Ngược lại, FPGA mạnh với khả thực phép tính song song cao Khi sử dụng FPGA xử lý tín hiệu số người sử dụng cài đặt lượng lớn phép thực đồng thời Điều làm cho FPGA thích hợp với việc xử lý tín hiệu trung tần IF Một giải pháp tối ưu kết hợp DSP FPGA Trong FPGA thực xử lý tín hiệu trung tần DSP thực phép tính phức tạp dải Đề tài trình bày việc thiết kế cài đặt phần hệ thống phần mềm vô tuyến FM dùng FPGA Trong đó, dạng sóng tín hiệu điều chế FM tạo trung tần dùng tổng hợp tần số số trực tiếp DDS giải điều chế FM số thực dùng kỹ thuật vòng khóa pha số DPLL MỤC LỤC Trang Chương : Giới thiệu 1.1 Tổng quan đề tài 1.2 Tổ chức báo cáo luận văn 1.3 Các công việc lieân quan Chương : Hệ thống vô tuyến phần meàm (SDR) 2.1 Giới thiệu tổng quan SDR 2.2 Cấu trúc tiêu biểu cuûa SDR 2.3 Các ứng dụng SDR Chương : Cơ sở kỹ thuật điều chế giải điều chế FM số 12 3.1 Điều chế giải điều chế FM tương tự 12 3.2 Điều chế FM số duøng DDS 16 3.3 Các kỹ thuật giải điều chế FM soá 20 Chương : FPGA VHDL 24 4.1 FPGA 24 4.2 VHDL 32 Chuông : Thiết kế cài đặt 41 5.1 Caùc qui ước biểu diễn số 41 5.2 Khối ADC DAC 44 5.3 Sơ đồ thiết kế tổng thể 50 5.4 Khối điều chế FM 51 5.5 Khối giải điều cheá FM 55 5.6 Cài đặt lên FPGA 62 Chương : Mô kết 64 6.1 Moâ Matlab 64 6.2 Mô định dùng QUARTUS II 72 Chuông : Kết luận hướng phát triển 78 Tài liệu tham khảo 80 Phụ lục A: Các chương trình mô với Matlab 82 Phụ lục B: Code VHDL cài đặt cho FPGA CYCLONE II EP2C35F672C6 92 Trang CHƯƠNG I GIỚI THIỆU 1.1 TỔNG QUAN VỀ ĐỀ TÀI Trong hệ thống thông tin điện tử để truyền tín hiệu tin tức (âm thanh, hình ảnh, liệu,…) từ máy phát đến máy thu qua môi trường truyền không khí ta phải thực việc điều chế tín hiệu sóng mang cao tần Có ba dạng điều chế tín hiệu AM, FM PM với biến thể chúng SSB, DSB, FSK, PSK, QPSK,… Các mạch điện analog dùng để điều chế giải điều chế dạng biến điệu nêu nghiên cứu ứng dụng rộng rãi thực tế suốt thập kỷ qua Ngày nay, hệ thống thông tin đại hóa, chuyển đổi nhanh chóng từ analog sang digital, ứng dụng nhiều kỹ thuật công nghệ Nhiều chức hệ thống vô tuyến đương thời thực phần mềm Do phần cứng thiết bị phía thu lẫn phía phát thu gọn phía antenna Một khái niệm đời thời gian vài năm trở lại dùng để gọi cho cấu trúc phần mềm vô tuyến (SDR - software defined radio) Thuật ngữ dùng thiết bị vô tuyến xây dựng phần mềm, hầu hết chức xử lý tín hiệu hệ thống thực thi phần mềm chip xử lý số tín hiệu DSP (Digital signal processing), FPGA (Field programmable gate array) hay chip ASIC (Application specific integrated circuits) Đây công nghệ tiên tiến cung cấp phương thức thiết kế xử lý hệ thống số cách nhanh chóng tiện lợi, đặc biệt thích hợp với việc nghiên cứu thử nghiệm trước đưa vào sản xuất đại trà qui mô lớn Điều giúp cho hệ thống chất lượng hơn, gọn nhẹ hơn, tiêu thụ công suất hơn, thiết bị đa năng, linh hoạt tương thích nhiều chuẩn Trong máy thu đổi tần băng hẹp thông dụng tất tầng tương tự trung tần thay linh kiện số antenna nối trực tiếp tới ADC Nếu tín hiệu RF nhận vùng từ vài trăm MHz trở lên thật khó để sử dụng kỹ thuật ADC nay, với tần số lấy mẫu 100 MHz Do đó, phần mềm vô tuyến thực bao gồm Trang linh kiện tương tự để chuyển tín hiệu vô tuyến sang tín hiệu trung tần, ADC linh kiện số xử lý tín hiệu trung tần hình 1.1 BPF IF RF Amp Bộ xử lý số tín hiệu ADC LO Hình 1.1 Máy thu đổi tần lập trình phần mềm tầng trung tần Đề tài luận văn thực việc thiết kế điều chế FM số dùng kỹ thuật DDS (Direct digital synthesizers) giải điều chế FM số dùng DPLL (Digital phase-locked loops) Các thiết kế mô phần mềm Matlab cài đặt board mạch phần cứng dùng chip FPGA Audio in ADC Bộ điều chế FM số DAC IF RF Amp LO Mục tiêu thiết kế IF BPF RF Amp ADC Bộ giải điều chế FM số DAC Audio out LO Hình 1.2 Mục tiêu thiết kế luận văn Hình 1.2 mô tả mục tiêu thiết kế tác giả Tín hiệu âm tần ngõ vào chuyển đổi thành dạng số ADC, sau cho qua điều chế FM số để trở thành tín hiệu trung tần biến điệu FM dạng số Ta phải thực chuyển tín hiệu trung tần FM số dạng tương tự DAC trộn (mixer) với tín hiệu tạo tạo dao động nội (LO – Local Oscilator) để thành tín hiệu cao tần FM xạ thành sóng điện từ không gian Ở phía máy thu, tín hiệu cao tần thu từ antenna qua lọc thông dải (BPF) khuếch đại (RF Trang Amp) Tín hiệu cao tần FM sau trộn với dao động nội (tạo khối LO) thành tín hiệu trung tần FM Tín hiệu trung tần FM chuyển thành dạng số ADC qua giải điều chế FM số để trở thành dạng tín hiệu âm tần dạng số Cuối cùng, tín hiệu âm tần dạng số chuyển dạng tương tự ban đầu DAC Đề tài luận văn thực phần mạch điều chế giải điều chế FM số với mạch ADC, DAC tín hiệu âm tần Do đó, tín hiệu trung tần FM số sau mạch điều chế dùng để cấp thẳng cho mạch giải điều chế FM số so sánh dạng sóng tín hiệu âm tần trước vào mạch điều chế tín hiệu âm tần khỏi mạch giải điều chế Tác giả không thực phần mạch tương tự phần cao tần phía phát lẫn phía thu 1.2 TỔ CHỨC BÁO CÁO LUẬN VĂN Cấu trúc báo cáo luận văn tổ chức sau: - Chương : Giới thiệu tổng quan đề tài luận văn - Chương : Nêu số vấn đề SDR từ lịch sử hình thành phát triển hệ thống SDR Chương nêu kiến trúc tiêu biểu SDR ứng dụng SDR hệ thống thông tin vô tuyến - Chương : Trình bày sở lý thuyết điều chế giải điều chế FM số bao gồm: • Lý thuyết điều chế giải điều chế FM tương tự • Lý thuyết tổng hợp tần số số trực tiếp DDS ứng dụng chúng để tạo tín hiệu FM số • Các kỹ thuật giải điều chế FM số giải điều chế FM không liên kết (non-conherent frequency demodulation) giải điều chế FM liên kết (conherent frequency demodulation) - Chương : Trình bày số vấn đề công nghệ FPGA phương pháp thiết kế số với ngôn ngữ mô tả phần cứng VHDL (Very high speed Hardware Description Language) giới thiệu kit FPGA DE2 hãng Altera dùng để cài đặt thiết kế - Chương : Trình bày việc thiết kế cài đặt mạch điều chế giải điều chế FM số board phần cứng dùng chip FPGA Chương Trang 123 component cong_6_tmp IS : IN STD_LOGIC_VECTOR (15 DOWNTO 0); PORT (dataa datab : IN STD_LOGIC_VECTOR (15 DOWNTO 0); result : OUT STD_LOGIC_VECTOR (15 DOWNTO 0)); END component; -signal tmp : std_logic_vector(15 downto 0); begin tmp 16, lpm_widthb => 3, lpm_widthp => 19, lpm_widths => 1) PORT MAP (dataa => dataa, datab => sub_wire1, result => sub_wire0); END SYN; ========================================================= File name: lowpass_filter.vhd (component) ========================================================= library ieee; use ieee.std_logic_1164.all; -entity lowpass_filter is port( data_unfil : in std_logic_vector(11 downto 0); reset : in std_logic; clkfs : in std_logic; data_out : out std_logic_vector(15 downto 0)); end lowpass_filter; -architecture struct of lowpass_filter is -component dff_12bit IS PORT (aclr : IN STD_LOGIC ; clock : IN STD_LOGIC ; data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0)); Trang 125 END component; -component cong_3 IS PORT (dataa : IN STD_LOGIC_VECTOR (11 DOWNTO 0); datab : IN STD_LOGIC_VECTOR (11 DOWNTO 0); result : OUT STD_LOGIC_VECTOR (11 DOWNTO 0)); END component; -component cong_6 is port( a : in std_logic_vector(11 downto 0); b : in std_logic_vector(15 downto 0); sum : out std_logic_vector(15 downto 0)); end component; component nhan_4 IS PORT (dataa : IN STD_LOGIC_VECTOR (15 DOWNTO 0); result : OUT STD_LOGIC_VECTOR (18 DOWNTO 0)); END component; -component dff_16bit IS : IN STD_LOGIC ; PORT (aclr clock : IN STD_LOGIC ; data : IN STD_LOGIC_VECTOR (15 DOWNTO 0); q : OUT STD_LOGIC_VECTOR (15 DOWNTO 0)); END component; -signal s1, s2_tmp, s3, s5, s7, s9, s11, s13, s15, s17, s19, s21, s23, s25, s27, s29 : std_logic_vector(11 downto 0); signal data_tmp2, s2, s4, s6, s8, s10, s12, s14, s16, s18, s20, s22, s24, s26, s28, s30 : std_logic_vector(15 downto 0); signal data_tmp1 : std_logic_vector(18 downto 0); -begin s2 16) PORT MAP (load=>load,clock=>clock,data =>data,shiftout=>sub_wire0); END SYN; ========================================================= File name: serial_converter.vhd (component) ========================================================= library ieee; use ieee.std_logic_1164.all; -entity serial_converter is port( fm_out : in std_logic_vector(15 downto 0); reset : in std_logic; clkdac : in std_logic; bclk : in std_logic; clkin : in std_logic; serial_out : out std_logic); end serial_converter; -architecture struct of serial_converter is Trang 128 component dff_16bit IS PORT (aclr : IN STD_LOGIC ; clock : IN STD_LOGIC ; data : IN STD_LOGIC_VECTOR (15 DOWNTO 0); q : OUT STD_LOGIC_VECTOR (15 DOWNTO 0)); END component; component shift_register IS PORT (clock : IN STD_LOGIC ; data : IN STD_LOGIC_VECTOR (15 DOWNTO 0); load : IN STD_LOGIC ; shiftout : OUT STD_LOGIC ); END component; component dflipflop IS PORT (clock : IN STD_LOGIC ; data : IN STD_LOGIC ; q : OUT STD_LOGIC ); END component; signal parallel_in : std_logic_vector(15 downto 0); signal load, q1, q2, q3, q4, q5, q6, q7 : std_logic; begin load