Kiểm định hình thức vi mạch bất đồng bộ bằng phương pháp kiểm tra mô hình

ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA NGUYỄN THIỆN TÍN KIỂM ĐỊNH HÌNH THỨC VI MẠCH BẤT ĐỒNG BỘ BẰNG PHƯƠNG PHÁP KIỂM TRA MÔ HÌNH Chun ngành: Khoa học Máy tính Mã số: 60.48.01 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 06 năm 2014 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA –ĐHQG -HCM Cán hướng dẫn khoa học : PGS TS Đinh Đức Anh Vũ Cán chấm nhận xét : TS Bùi Trọng Tú Cán chấm nhận xét : TS Nguyễn Minh Sơn Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 14 tháng 07 năm 2014 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: (Ghi rõ họ, tên, học hàm, học vị Hội đồng chấm bảo vệ luận văn thạc sĩ) TS Trần Ngọc Thịnh TS Bùi Trọng Tú TS Nguyễn Minh Sơn PGS TS Đinh Đức Anh Vũ TS Huỳnh Tường Nguyên Xác nhận Chủ tịch Hội đồng đánh giá LV Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chữa (nếu có) CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA KH & KT MÁY TÍNH ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Nguyễn Thiện Tín MSHV: Ngày, tháng, năm sinh: 19/08/1988 Nơi sinh: Quảng Trị Chuyên ngành: Khoa học Máy tính Mã số : 12073137 60.48.01 I TÊN ĐỀ TÀI: KIỂM ĐỊNH HÌNH THỨC VI MẠCH BẤT ĐỒNG BỘ BẰNG PHƯƠNG PHÁP KIỂM TRA MƠ HÌNH II NHIỆM VỤ VÀ NỘI DUNG: - Nguyên cứu xây dựng phương pháp kiểm định thiết kế vi mạch bất đồng phương pháp kiểm tra mơ hình Hiện thực khối kiểm định tích hợp vào mơi trường thiết kế vi mạch bất đồng PAiD Xây dựng vi mạch mẫu để kiểm tra đánh giá phương pháp kiểm định đề xuất III NGÀY GIAO NHIỆM VỤ : 24/06/2013 IV NGÀY HOÀN THÀNH NHIỆM VỤ: 23/05/2014 V CÁN BỘ HƯỚNG DẪN PGS TS Đinh Đức Anh Vũ Tp HCM, ngày tháng năm 2014 CÁN BỘ HƯỚNG DẪN TRƯỞNG KHOA KH & KT MÁY TÍNH LỜI CẢM ƠN Đầu tiên, tơi xin gửi lời cảm ơn chân thành tới thầy hướng dẫn khoa học – PGS TS Đinh Đức Anh Vũ Trong suốt trình thực luận văn này, thầy Đinh Đức Anh Vũ không ngừng theo sát giúp đỡ nhiều Những định hướng hướng dẫn tận tụy thầy giúp có bước vững để hồn thành luận văn cách tốt Tôi xin gửi lời cảm ơn chân thành tới TS Bùi Hoài Thắng – người thầy nhiệt huyết ln hết lịng sinh viên Các dẫn chuyên môn thầy giúp nhiều việc xây dựng tảng kiến thức phục vụ cho luận văn Cuối xin gửi lời cảm ơn chân thành sâu sắc tới gia đình, bạn bè người thân Họ bên cạnh, động viên cỗ vũ cho tơi thời điểm khó khăn sống Họ đã, chỗ dựa vững cho bước đường khoa học đầy thử thách Tp Hồ Chí Minh, tháng 06 năm 2014 i TÓM TẮT LUẬN VĂN Ngày nay, lĩnh vực thiết kế vi mạch tích hợp mật độ cao VLSI ( Very Large Scale Integration ), hướng thiết kế vi mạch bất đồng (asynchronous circuit) lên giải pháp tự nhiên hứa hẹn giải hạn chế việc đồng vi mạch đồng (synchronous circuit) Về chất, vi mạch bất đồng tổ hợp thành phần hoạt động độc lập giao tiếp với thơng qua tín hiệu (giao thức) thơng báo trạng thái hoàn thành lệnh tác vụ Một số loại vi mạch bất đồng nghiên cứu phát triển cho kết khả quan Mặc cho những ưu điểm tiềm to lớn vi mạch bất đồng bộ, qui trình thiết kế vi mạch bất đồng có chưa nhiều Vi mạch bất đồng hướng tiếp cận mới, tính đắn thiết kế vi mạch bất đồng cần quan tâm nghiên cứu Một hướng tiếp cận tiềm sử dụng phương pháp kiểm định hình thức ( formal verification ) Ngày nay, phương pháp kiểm định hình thức cịn nghiên cứu hoàn thiện dần Luận văn đề xuất phương pháp kiểm định vi mạch bất đồng biểu diễn mức trừu tượng hóa cao kiểm tra mơ hình Đây bước quan trọng, kì vọng đóng góp chung vào tranh tồn cảnh kiểm định vi mạch bất đồng nói chung Nội dung luận văn chia thành ba phần chính: (1) Nguyên cứu xây dựng qui trình đầy đủ, rõ ràng bước để kiểm định thiết kế vi mạch bất đồng công cụ kiểm tra mơ hình NuSMV, (2) thực qui trình thành khối (module) hồn chỉnh tích hợp vào môi trường thiết kế vi mạch bất đồng PAiD, (3) xây dựng vi mạch mẫu để kiểm tra, phân tích đánh giá tích hiệu phương pháp kiểm định Trong công việc đầu tiên, luận văn nghiên cứu ngôn ngữ đặc tả vi mạch cấp cao ADL, CHP mơ hình biểu diễn trung gian mạng Petri nets, DFG Công cụ kiểm tra mơ hình tiếng NuSMV nghiên cứu kỹ Dựa nội dung nghiên cứu đó, luận văn xây dựng qui trình để biểu diễn mơ hình vi mạch bất đồng vào cơng cụ NuSMV để tiến hành kiểm định Kết kiểm nghiệm cho thấy thành cơng tính đắn qui trình Luận văn thực qui trình kiểm định vào module tích hợp vào môi trường thiết kế vi mạch bất đồng PAiD Module cung cấp số câu lệnh giao tiếp với người sử dụng thể rõ nét bước qui trình kiểm định đề xuất Các kết trung gian lưu vào file để phân tích đánh giá sau Cuối cùng, luận văn cung cấp thiết kế vi mạch mẫu dùng để kiểm chứng qui trình thiết kế đề xuất Kết thực nghiệm cho thấy tính khả thi phương pháp kiểm tra mơ hình cho thiết kế vi mạch bất đồng vừa nhỏ Các kết luận văn ứng dụng cho hoạt động dạy học nghiên cứu mở rộng ii ABSTRACT In the field of high density integrated circuit design – VLSI (Very Large Scale Integration), asynchronous circuit - based design emerged as a promising solution for solving critical drawbacks in synchronization of synchronous circuits In essence, the asynchronous circuit is a combination of independently components that communicate with each other via status signals indicating the completion of command or task Some kind of asynchronous circuits has been studied and developed successfully It also showed many positive results However, despite the advantages and great potential of asynchronous circuits, its appropriate EDA tools for designing are still modest Asynchronous circuit design is a new approach, therefore its correctness need to be considered carefully One of promising verification approaches is to apply formal verification This method is still being researched and gradually perfected The thesis proposes a verification method of asynchronous circuits described at high levels of abstraction in model checking This is an important step and expected to make certain contribution to state-of-the-art of asynchronous circuit verification The content of this thesis can be divided into three main parts: (1) Researching and building a complete and clear process to verify the design of asynchronous circuits using model checking tool NuSMV, (2) realizing a verification module that implement proposed procedure and integrate it into PAiD – a design environment for asynchronous circuits, (3) building some asynchronous circuit designs for verifying, analyzig and evaluating the effectiveness of proposed verification method In the first task, the thesis has studied some high level of abstraction language for describing asynchronous circuits such as ADL, CHP In adition, intermediate representing models such as Petri nets, DFG are also taken into accountss The well-known model checking tool NuSMV has also been extensively studied Based on those research content, the thesis has developed procedures to represent asynchronous circuits model in NuSMV tool to conduct verifying Experimental results have proved the success and accuracy of this transformating procedure In order to evaluate the effectiveness of the proposed verification procedure, this thesis has already implemented verifying module and integrated it into the PAiD tool This module provides a number of commands to the user that showing clearly each step in verification procedure Moreover, intermediate processing results can be saved to file for further analysis and evaluation Finally, this thesis provides a set of sample asynchronous circuit design used to verify the proposed design The experimental results have confirmed the feasibility of model checking method for verification of asynchronous circuits design in small and medium circuit scale The results of this thesis can be applied to teaching activities and further research iii LỜI CAM ĐOAN Tơi xin cam đoan rằng, ngồi tài liệu tham khảo tài liệu khác thích nguồn gốc đính kèm tồn nội dung báo cáo kết nghiên cứu tơi tơi tự soạn thảo Nếu có sai phạm so với lời cam kết, tơi xin chịu hình thức xử lý theo quy định Nguyễn Thiện Tín iv MỤC LỤC LỜI CẢM ƠN i TÓM TẮT LUẬN VĂN ii ABSTRACT iii LỜI CAM ĐOAN iv MỤC LỤC v DANH MỤC HÌNH ix DANH MỤC BẢNG xi Chương GIỚI THIỆU 1.1 Tính cấp thiết đề tài 1.2 Phát biểu vấn đề 1.3 Đóng góp luận văn 1.4 Công bố khoa học 1.5 Cấu trúc luận văn Chương 2.1 TỔNG QUAN THIẾT KẾ VI MẠCH BẤT ĐỒNG BỘ Tổng quan vi mạch bất đồng 2.1.1 Các vấn đề vi mạch đồng 2.1.2 Các nguyên lý vi mạch bất đồng 2.2 2.1.2.1 Chế độ hoạt động bất đồng 2.1.2.2 Các vấn đề thiết kế Các khái niệm 2.2.1 Kênh trao đổi thông tin 2.2.2 Biểu diễn liệu 2.2.2.1 Mã hóa “nhóm liệu” (bundled data) 2.2.2.2 Mã hố khơng phụ thuộc thời gian trễ (delay-insensitive) 2.2.3 Giao thức truyền thông 10 2.2.3.1 Giao thức pha 11 2.2.3.2 Giao thức pha 12 2.2.4 Phân loại vi mạch bất đồng 12 2.2.4.1 Vi mạch không phụ thuộc thời gian trễ (DI, “Delay Insensitive”) 13 2.2.4.2 Vi mạch QDI (“Quasi-Delay Insensitive”) 13 v 2.3 2.2.4.3 Vi mạch không phụ thuộc tốc độ (SI, “Speed Independence”) 14 2.2.4.4 Vi mạch micropipeline 14 2.2.4.5 Vi mạch kiểu Huffman 16 Đặc tả vi mạch bất đồng 16 2.3.1 Ngôn ngữ ADL 16 2.3.2 Biểu diễn trung gian vi mạch bất đồng 17 2.3.2.1 Mạng Petri 17 2.3.2.2 Đồ thị dòng liệu DFG (“Data Flow Graph”) 19 2.3.2.3 Sự kết hợp mạng Petri đồ thị dòng liệu (PN-DFG) 19 Chương MÔI TRƯỜNG THIẾT KẾ TÍCH HỢP CHO VI MẠCH BẤT ĐỒNG BỘ - PAiD21 3.1 Giới thiệu 21 3.2 Giao tiếp người dùng 22 3.3 Ví dụ thiết kế 24 3.4 Kết luận 26 Chương TỔNG QUAN PHƯƠNG PHÁP KIỂM ĐỊNH HÌNH THỨC 27 4.1 Giới thiệu chung 27 4.2 Chứng minh toán học 27 4.3 Kiểm tra mơ hình 28 4.3.1 Khái niệm 28 4.3.2 Qui trình kiểm định 29 4.3.3 Vấn đề bùng nổ không gian trạng thái 30 4.3.3.1 Kỹ thuật biểu diễn ký hiệu 30 4.3.3.2 Kỹ thuật rút gọn thứ tự cục 30 4.3.3.3 Kỹ thuật trừu tượng hoá 30 4.3.3.4 Kỹ thuật tổng hợp – phân tích 30 4.3.3.5 Công cụ kiểm tra mô hình 31 Chương 5.1 PHƯƠNG PHÁP KIỂM ĐỊNH VI MẠCH BẤT ĐỒNG BỘ 32 Tổng quan phương pháp kiểm định đề xuất 32 5.1.1 Nội dung phương pháp 32 5.2 Công cụ kiểm tra mơ hình NuSMV 35 5.2.1 Giới thiệu 35 5.2.2 Ngôn ngữ đặc tả SMV 35 5.3 5.2.2.1 Ngôn ngữ khai báo 35 5.2.2.2 Ngôn ngữ đặc tả cấu trúc 35 5.2.2.3 Ngôn ngữ biễu diễn biểu thức 36 Phân rã mơ hình trung gian PN-DFG 36 vi 5.3.1 Phương pháp truyền thống 37 5.3.1.1 Mơ hình PN-DFG pha 37 5.3.1.2 Mô hình PN-DFG pha 39 5.3.1.3 Nhận xét 41 5.3.2 Phương pháp giảm kênh 41 5.3.2.1 Nội dung phương pháp 41 5.3.2.2 Nhận xét 44 5.3.3 So sánh hai phương pháp 44 5.4 Mơ hình trung gian PN-DFG NuSMV 45 5.4.1 Biểu diễn mơ hình chi tiết PN-DFG NuSMV 45 5.4.1.1 Biểu diễn place 45 5.4.1.2 Biểu diễn transition 45 5.4.1.3 Biểu diễn DFG 45 5.4.1.4 Biểu diễn hoạt động mơ hình PN-DFG 46 5.4.1.5 Ví dụ minh họa 46 5.4.2 Mô tả hệ thống NuSMV 48 5.4.2.1 Biểu diễn thành module 48 5.4.2.2 Biểu diễn thành nhiều module 48 5.4.3 Thực nghiệm với NuSMV 49 5.4.3.1 Môi trường thực nghiệm 49 5.4.3.2 Mô tả hệ thống 49 5.4.3.3 Giao thức truyền thông 50 5.4.4 Kết luận 51 Chương HIỆN THỰC KHỐI KIỂM ĐỊNH MỞ RỘNG CHO CÔNG CỤ PAiD 52 6.1 Giới thiệu module kiểm định 52 6.2 Hoạt động module kiểm định 53 6.2.1 Duyệt mô hình PN-DFG 53 6.2.2 Thu lược kênh truyền 53 6.2.3 Phân rã mơ hình PN-DFG theo giao thức pha 54 6.2.4 Tái biểu diễn mơ hình PN-DFG NuSMV 54 Chương 7.1 THỰC NGHIỆM 57 Bộ vi mạch mẫu 57 7.1.1 Mạch trọng tài bất đồng 57 7.1.1.1 Mô tả chi tiết 57 7.1.1.2 Tính chất kiểm định 58 7.1.2 Mạch chọn bất đồng 58 vii  Một client muốn truy cập vào vào vùng chia sẻ chung gửi giá trị (0 1) lên kênh truyền tương ứng Bộ trọng tài lắng nghe hai kênh truyền định kênh truyền phép truy cập tài nguyên chung Nếu cho phép Client 1, ghi lên kênh c; ngược lại cho phép Client 2, ghi 7.1.1.2 Tính chất kiểm định Tính chất chọn để kiểm định phát biểu sau : « Nếu Client yêu cầu truy cập vào tài nguyên chung phải tồn luồng thực thi để cuối yêu cầu thỏa mãn Hay nói cách khác, tồn trạng thái tương lai mà giá trị kênh truyền c » Tính chất ký hiệu Arbiter_P Mạch chọn bất đồng 7.1.2 7.1.2.1 Mô tả chi tiết Bộ chọn thiết kế có tính chất sau (như mơ tả Hình 43):  Bao gồm hai đầu vào hai đầu Đầu vào kênh C kênh E Đầu kênh S1 kênh S2  Thành phần chọn kí hiệu Asynchronous Selector hình  Bộ chọn đọc liệu từ kênh E Sau đó, dựa theo giá trị đọc kênh C để xác định truyền liệu đến kênh S1 S2 Cụ thể có trường hợp sau:  Nếu giá trị kênh C : chọn kênh S1  Nếu giá trị kênh C : chọn kênh S2  Nếu giá trị kênh C : chọn hai kênh S1 S2 S1 E Asynchronous Selector S2 C Hình 43 7.1.2.2 Kiến trúc mạch chọn bất đồng Tính chất kiểm định Tính chất chọn để kiểm định phát biểu sau : « Nếu kênh C chọn kênh đầu S1 để truyền liệu cách gửi giá trị giá trị kênh truyền E cuối phải truyền kênh S1 » Tính chất ký hiệu Selector_P 7.1.3 7.1.3.1 Bộ phân hợp kênh bất đồng Mô tả chi tiết Bộ phân hợp kênh bất đồng hoạt động tương tự chọn bất đồng mô tả Dựa giá trị điều khiển, phân hợp kênh lựa chọn đầu vào tương ứng để truyền đến đầu Hình 44 mơ tả kiến trúc phân hợp kênh thử nghiệm 58 Input 1_bit_Buffer Internal Output Internal Input Asynchronous Multiplexer 1_bit_Buffer Select Hình 44 Kiến trúc phân hợp kênh bất đồng Một số tính chất phân hợp kênh sau:  Bao gồm đầu vào đầu Đầu vào kênh Input 1, Input Select Đầu kênh Output  Thành phần phân hợp kênh kí hiệu Asynchronous Multiplexer Ngồi cịn có 1_bit_Buffer 1_bit_Buffer Chúng đệm dùng để đệm liệu vào từ kênh Input Input tương ứng  Bộ phân hợp kênh lấy liệu từ đầu vào từ hai đệm Sau đó, dựa vào giá trị kênh Select để định xem giá trị từ đệm gửi kênh Output  Nếu Select : chọn kênh Input  Nếu Select : chọn kênh Input 7.1.3.2 Tính chất kiểm định Tính chất lựa chọn để kiểm định phát biểu sau : « Nếu giá trị đọc từ kênh Select liệu từ đệm 1_bit_Buffer phải truyền kênh Output » Tính chất ký hiệu Multiplexer_P 7.1.4 7.1.4.1 Bộ tranh chấp tương hỗ phân tán Mô tả chi tiết Tranh chất tương hỗ phân tán - DME – vấn đề tranh chấp tương hỗ tiếng tiến trình có tài nguyên chia sẻ chung Một vài tính chất DME sau:  Tiến trình gọi Master  Tài nguyên chung quản lý thực thể gọi Server  Tiến trình muốn truy cập tài nguyên chung phải thông qua Server  Mỗi tiến trình có Server riêng  Các tiến trình khơng giao tiếp trực tiếp với Chỉ có Server giao tiếp với theo chế vịng tròn Bộ mẫu thử nghiệm kiểm tra DME với nhiều tiến trình khác Hình 45 mơ tả kiến trúc DME gồm có tiến trình 59 Master Server Master Server Hình 45 Common Resource Server Master Kiến trúc DME tiến trình Với tốn tranh chấp DME, có nhiều hướng giải đề xuất nghiên cứu Bộ vi mẫu sử dụng giải thuật tạm dịch phản hồi đặc quyền (The Refelecting Privilege) [4] Mô tả hướng tiếp cận giải thuật sau:  Mỗi Server có cờ để xác định xem có quyền truy cập tài nguyên chung hay khơng Biến cờ có hai giá trị, giá trị tương ứng với có quyền truy cập Như vậy, Master có Server giữ đặc quyền quyền vào vùng tài nguyên chung  Có tối đa đặc quyền toàn hệ thống Điều đảm bảo có tiến trình truy cập tài nguyên chung  Khi Master muốn gửi yêu cầu vào vung tài nguyên chung tới Server nó, có trường hợp xảy ra:  Server giữ đặc quyền : Master truy cập tài nguyên chung  Server không giữ đặc quyền : Server gửi yêu cầu qua Server kế bên cạnh Yêu cầu Server theo chiều kim đồng hồ Một Server giữ đặc quyền, Master khơng sử dụng tài ngun chung gửi đặc quyền ngược lại theo chiều ngược kim đồng hồ tới Server yêu cầu Do đó, phương pháp gọi phản hồi đặc quyền 7.1.4.2 Tính chất kiểm định Tính chất lựa chọn kiểm định phát biểu sau : « Chỉ có tối đa Master quyền truy cập vào vùng tài nguyên chung » Tính chất ký hiệu DME_P 7.1.5 7.1.5.1 Bộ lọc đáp ứng xung hữu hạn bất đồng Mô tả chi tiết Bộ lọc đáp ứng xung hữu hạn bất đồng (gọi tắt lọc FIR) thiết kế thỏa mãn phương trình sai phân sau: N 1 y (n)  h(n) * x(n)   h(k ).x(n  k ) k 0 Nó gọi lọc FIR N tầng (N-tap FIR) Hình 46 mơ tả kiến trúc lọc FIR có tầng Mỗi tầng bao gồm thành phần sau: 60  Bộ L biểu diễn đệm liệu Mỗi đệm nhận liệu từ đầu vào x(n) từ đệm phía trước Sau truyền đến đệm đến nhân tương ứng  Bộ AMP biểu diễn nhân bất đồng Nó nhận hai thừa số: thứ hệ số h đệm thứ hai từ đệm  Bộ Adder có nhiệm vụ tính tổng từ cộng phía trước với kết từ nhân tương ứng x(n) L0 h(0) L1 L2 h(1) APM0 APM1 h(2) APM2 y(n) Adder0 Hình 46 7.1.5.2 Adder1 Adder2 Kiến trúc lọc FIR tầng Tính chất kiểm định Tính chất lựa chọn để kiểm định phát biểu sau : « Giá trị đệm phải giữ nguyên chừng chưa đọc đệm » Tính chất ký hiệu FIR_P 7.2 Thiết lập môi trường thực nghiệm Các mẫu thử nghiệm kiểm định với thông tin môi trường sau:  Công cụ kiểm tra mô hình NuSMV:  Phiên 2.5.4  Tùy chọn mặc định (default option)  Môi trường thực thi:  Hệ điều hành Ubuntu 13.04  Chip vi xử lý Intel Core i7 – 4770 CPU @ 3.40Gh x  Bộ nhớ RAM dung lượng 15.4 G  Thời gian tối đa thực thi công cụ NuSMV cho kiểm định tính chất bất kỳ: 7.3 Kết Các mẫu thử nghiệm đưa vào chạy thực nghiệm Kết thu bao gồm:  Kết trình tái biểu diễn PN-DFG SMV  Kết trình kiểm định mẫu thử thử nghiệm chiến lược:  Chiến lược truyền thống : Chiến lược không thu giảm kênh truyền, sử dụng phương pháp truyền thống theo giao thức để tạo mơ hình PN-DFG chi tiết 61  Chiến lược kết hợp : Chiến lược sử dụng phương pháp giảm kênh để lược bỏ số kênh truyền Sau áp dụng phương pháp truyền thống theo giao thức pha để tạo mô hình PN-DFG chi tiết Lưu ý: Trong trình tiến hành thực nghiệm, chiến lược kết hợp áp dụng với vi mạch phức tạp mà chiến lược truyền thống cần nhiều thời gian để thực kiểm định 7.3.1 7.3.1.1 Kết tái biểu diễn PN-DFG NuSMV Chiến lược truyền thống Bảng cung cấp thơng tin thu từ mơ hình PN-DFG tạo chiến lược truyền thống Thông tin bao gồm số lượng place transition mơ hình PN-DFG chi tiết Chúng mơ tả hai cột cuối bảng Bảng Kết thực nghiệm trình phân rã PN-DFG tái biểu diễn NuSMV theo chiến lược truyền thống Đặc điểm Thông tin thống kê Số lượng place Số lượng transition 29 28 35 36 41 42 Master 86 92 Master 129 138 Master 172 184 Master 258 276 Master 344 368 tầng 87 84 tầng 130 126 Mạch trọng tài bất đồng Mạch chọn bất đồng Bộ phân hợp kênh bất đồng Bộ tranh chấp tương hỗ phân tán Bộ lọc FIR bất đồng Tất mẫu thử nghiệm thành công việc sinh đặc tả SMV cách tự động Điều cho chứng minh cho tính khả thi quy luật chuyển đổi mơ tả Chương Ngồi ra, dễ dàng nhận thấy số place transition tăng tỉ lệ thuận với độ phức tạp vi mạch kiểm định 7.3.1.2 Chiến lược kết hợp Chiến lược kết hợp áp dụng vào vi mạch thử nghiệm DME lọc FIR Bảng trình bày thơng tin kênh truyền thu giảm mơ hình PN-DFG chi tiết tạo 62 Theo đó, vi mạch DME thu giảm kênh truyền cặp Master Server tương ứng Vi mạch FIR thu giảm kênh truyền cặp APM ADD tương ứng tầng Bảng Kết thực nghiệm trình phân rã PN-DFG tái biểu diễn NuSMV theo chiến lược kết hợp Đặc điểm Thông tin thống kê Kênh truyền thu giảm Số lượng place Số lượng transition Bộ tranh chấp tương hỗ phân tán Master Master – Server 76 76 Master Master – Server 114 114 Master Master – Server 152 152 Master Master – Server 228 228 Master Master – Server 304 304 tầng APM – ADD 71 68 tầng APM – ADD 110 105 Bộ lọc FIR bất đồng Kết cho thấy với chiến lược kết hợp, số lượng place transition tạo so với chiến lược truyền thống Điều hứa hẹn kiểm định thời gian ngắn Kết q trình kiểm định NuSMV 7.3.2 Cơng cụ NuSMV chạy nhiều lần để kiểm định vi mạch mẫu Các thông tin thu thập bao gồm:  Thời gian thực thi NuSMV  Số lượng node BDD NuSMV tạo q trình tính toán 7.3.2.1 Chiến lược truyền thống Bảng thống kê thơng tin q trình kiểm định tính chất mẫu thử nghiệm chiến lược truyền thống Qui ước: Q trình kiểm định thành cơng cho thông số cụ thể Trường hợp sau thời gian sẵn, trình kiểm định chưa kết thúc bị dừng mặc định kiểm định không thành công Trường hợp này, thời gian NuSMV gán “Quá thời gian” số node BDD ko xác định Một số nhận xét rút sau:  Cơng cụ kiểm tra mơ hình NuSMV dễ dàng kiểm định mơ hình nhỏ mạch trọng tài, mạch chọn, phân hợp kênh vài DME tiến trình Ví dụ với DME có Master, cơng cụ NuSMV kiểm định khoảng thời gian phút Điều cho thấy tính khả thi hướng tiếp cận sử dụng phương pháp kiểm tra mơ hình 63  Khi mơ hình trở nên phức tạp DME Master hay lọc FIR tầng, NuSMV khơng thể hồn thành kiểm định khoảng thời gian đặt trước (8 giờ) Hệ tính chất chưa kiểm định trường hợp  Có thể thấy thời gian thực thi tăng tương ứng với số lượng node BDD tăng lên  Tốc độ tăng của thời gian thực thi, số node BDD khơng phải hàm tuyến tính Nó tăng với tốc độ cao, gần hàm lũy thừa Có thể nhận thấy điều DME FIR Do đó, dẫn đến số trường hợp Quá thời gian Bảng Kết thực nghiệm trình kiểm định NuSMV chiến lược truyền thống Đặc điểm Tính chất Thời gian thực thi Số lượng node BDD (s) (node) Mạch trọng tài bất đồng Arbiter_P 0.02 20 234 Selector_P 0.07 140 211 0.17 277 583 Mạch chọn bất đồng Bộ phân hợp kênh bất đồng Multiplexer_P Bộ tranh chấp tương hỗ phân tán Master DME_P 0.22 614 474 Master DME_P 2.03 449 572 Master DME_P 49.82 585 691 Master DME_P Quá thời gian - Bộ lọc FIR bất đồng tầng FIR_P tầng FIR_P 7.3.2.2 1692.43 Quá thời gian 21 081 300 - Chiến lược kết hợp Bảng trình bày kết thực nghiệm thu áp dụng chiến lược kết hợp Có thể nhận thấy kết tích cực sau:  Tất vi mạch mẫu kiểm định thành công  Thời gian thực thi NuSMV nhỏ Tất vi mạch DME kiểm tra thành cơng vịng giây  Số lượng node BDD tạo lại  Sự gia tăng thời gian thực thi DME hàm lũy thừa Trong đó, số node BDD tạo dường đạt tới ngưỡng bão hòa Điều thực có ý nghĩa lớn kiểm định DME có nhiều Master 64 Bảng Kết thực nghiệm trình kiểm định NuSMV chiến lược kết hợp Đặc điểm Tính chất Thời gian thực thi Số lượng node BDD (s) (node) Bộ tranh chấp tương hỗ phân tán Master DME_P 0.10 392 800 Master DME_P 0.62 729 723 Master DME_P 0.50 565 183 Master DME_P 0.99 370 241 tầng FIR_P 1.96 744 715 tầng FIR_P 24.01 404 546 Bộ lọc FIR bất đồng So sánh hai chiến lược kiểm định 7.3.3 Từ số liệu thu thập được, xây dựng hai biểu đồ so sánh hai chiến lược Hình 47 Hình 48 Trong đó, Hình 47 so sánh thời gian thực thi Hình 48 so sánh số lượng node BDD tạo Các trường hợp « Quá thời gian » không biểu diễn biểu đồ Dựa vào hai biểu đồ này, kết luận chiến lược kết hợp hiệu nhiều so với chiến lược truyền thống 1800 1600 1400 1200 1000 Chiến lược truyền thống 800 Chiến lược kết hợp 600 400 200 DME Master DME Master Hình 47 DME Master DME Master FIR tầng FIR tầng So sánh thời gian thực thi NuSMV chiến lược kiểm định 65 25000000 20000000 15000000 Chiến lược truyền thống 10000000 Chiến lược kết hợp 5000000 DME Master DME Master Hình 48 DME Master DME FIR tầng FIR tầng Master So sánh số lượng node BDD tạo chiến lược kiểm định 7.4 Đánh giá Năm mẫu thử nghiệm tạo cách hồn chỉnh Các cơng đoạn chuyển đổi kiểm định với cơng cụ kiểm tra mơ hình NuSMV thành công cung cấp nhiều đánh giá cho hướng tiếp cận với kiểm tra mơ hình vi mạch bất đồng Một số điểm tích cực kể đến sau:  Khối kiểm định mở rộng công cụ PAiD kiểm chứng hoạt động xác  NuSMV cho thấy ưu điểm việc kiểm định thành cơng số mơ hình vừa nhỏ  Chiến lược kết hợp hướng tiếp cận hiệu kiểm định thiết kế vi mạch NuSMV 66 Chương Chương TỔNG KẾT 8.1 Kết luận văn Luận văn thực công việc đề thu kết khả quan Những kết quan trọng tiến hành sau:  Đề xuất cách rõ ràng, đầy đủ phương pháp kiểm định vi mạch bất đồng sử dụng kiểm tra mơ hình kiểm định hình thức  Phân tích phương pháp biểu diễn trung gian có với mơ hình PN-DFG Dựa vào đó, xây dựng hai chiến lược để tiến hành phân rã mơ hình PN-DFG nhằm thu mơ hình PNDFG chi tiết – tiền đề cho giai đoạn tái biểu diễn NuSMV  Luận văn xây dựng cách đầy đủ qui trình chuyển đổi mơ hình PN-DFG sang NuSMV sử dụng ngơn ngữ SMV  Phát triển mở rộng môi trường thiết kế PAiD với module kiểm định Nó tạo nên linh động góp phần hồn thiện mơi trường hỗ trợ thiết kế  Xây dựng mẫu thử nghiệm cách hoàn chỉnh bao gồm đặc tả hành vi chi tiết mã nguồn Chúng sử dụng cho việc nghiên cứu học thuật tương lai 8.2 Hướng mở rộng Luận văn mở hướng tiếp cận kiểm định thiết kế vi mạch bất đồng kiểm tra mô hình Tuy nhiên, vi mạch mẫu xây dựng mức vừa nhỏ Do đó, nghiên cứu sau cần mở rộng với thiết kế vi mạch lớn Sự thành công với vi mạch lớn bước tiến dài cho lĩnh vực nghiên cứu Ngoài ra, nghiên cứu chuyên sâu kiểm tra mơ hình để phát triển NuSMV theo định hướng kiểm định mơ hình PN-DFG hướng nghiên cứu đầy thách thức cho nhà nghiên cứu 67 TÀI LIỆU THAM KHẢO [1] A.A Jerraya, C Landrault, E Martin, M Renaudin, K Torrki Conception logique et physique des systèmes monopuces, chapitre 5, Lavoisier, 2002 [2] A Cimatti, E M Clarke, F Giunchiglia, M Roveri: NUSMV: A New Symbolic Model Checker STTT 2(4): 410-425, 2000 [3] A.V Dinh-Duc, L Fesquet and M Renaudin A New Language-based Approach for Specification of Asynchronous Systems In Proc of the 3rd Int Conf in CS: Research, Innovation and Vision of the Future (RIVF), Cantho, Vietnam, Feb 2005 [4] A J Martin, "Distributed Mutual Exclusion on a Ring of Processes," in Science of Computer Programming, 1985 [5] Alain J Martin Programming in VLSI: From communicating processes to delayinsensitive circuits In C A R Hoare, editor, Developments in Concurrency and Communication, UT Year of Programming Series, pages 1-64 Addison-Wesley, 1990 [6] Alain J Martin The limitations to delay-insensitivity in asynchronous circuits In William J Dally, editor, Advanced Research in VLSI, pages 263-278 MIT Press, 1990 [7] C.A.R Hoare Communicating Sequential Processes Communications of the ACM 32, vol 8, pp 666-677, 1978 [8] C Myers Asynchronous Circuit Design John Wiley & Sons, 2001 [9] D Borrione, M Boubekeur, E Dumitrescu, M Renaudin, J Rigaud, and A Sirianni An Approach to the Introduction of Formal Validation in an Asynchronous Circuit Design Flow In Proc of the 36th Annual Hawaii Int Conf on System Sciences (Hicss'03), Vol HICSS IEEE Computer Society, Jan 2003 [10] D L Dill, and E M Clarke - Automatic Verification of Asynchronous Circuits Using Temporal Logic, Michael Yoeli (Ed.), Formal Verification of Hardware Designs, IEEE CS, 1991, pp 176-182 [11] Dinh-Duc, A.V., Asynchronous: a new approach for SoC design In Proceedings of the 9th Conference on Science and Technology, October 10, 2005, HoChiMinh, Vietnam [12] Đinh Đức Anh Vũ Nghiên cứu xây dựng phương pháp luận thiết kế vi mạch bất đồng loại QDI phát triển công cụ trợ giúp thiết kế Báo cáo tổng kết kết đề tài KH-CN cấp Trọng điểm ĐHQG-HCM Mã số B2005-20-02-TĐ, ĐH Quốc Gia Tp.HCM, 2007 [13] E J McCluskey Logic Design Principles: with emphasis of testable semicustom circuits Prentice-Hall, Englewood Cliffs, NJ, 1986 [14] E M Clarke, K L McMillan, S Campos, and V Hartonas-Garmhausen Symbolic model checking In Rajeev Alur and Thomas A Henzinger, editors, Proceedings of the Eighth International Conference on Computer Aided Verification CAV, volume 1102 of Lecture Notes in Computer Science, pages 419-422, New Brunswick, NJ, USA, July/August 1996 Springer Verlag 68 [15] E M Clarke, and J M Wing - Formal methods: state of the art and future directions, ACM Comput Surv 28 (4), 1996, pp 626-643 [16] E W Dijkstra, A Discipline of Programming, Prentice Hall, Englewood Cliffs, N.J 1976 [17] G J Holzmann: The Model Checker SPIN IEEE Trans Software Eng 23(5): 279-295 (1997) [18] G S W S Hubert Garavel, "On the semantics of communicating hardware processes and their translation into LOTOS for the Verification of Asynchronous Circuits with CADP," in Sci Comput Program, 2009 [19] H Garavel, G Salaun, and W Serwe On the semantics of communicating hardware processes and their translation into LOTOS for the verification of asynchronous circuits with CADP Science of Computer Programming, vol 74 (3), Jan2009, pp 100-127, ISSN 0167-6423 [20] H Yenigün, V Levin, D Peled, and P A Beerel - Hazard-Freedom Checking in SpeedIndependent Systems, Proc CHARME'1999, pp 317-320 [21] H Zheng, H Yao, and T Yoneda - Modular Model Checking of Large Asynchronous Designs with Efficient Abstraction Refinement, IEEE Trans on Comp 59(4) (2010), pp 561-573 [22] Hiroaki Terada, Souichi Miyata, and Makoto Iwata DDMP’s: Self-timed super-pipelined data-driven multimedia processors Proceedings of the IEEE, 87(2):282-296, February 1999 [23] I Poliakov, A Mokhov, A Rafiev, D Sokolov, and A Yakovlev Automated Verification of Asynchronous Circuits Using Circuit Petri Nets 14th IEEE Int Symp on Asynchronous Circuits and Systems, pp.161-170, 2008 [24] Ivan E Sutherland Micropipelines Communications of the ACM, 32(6):720-738, June 1989 [25] J Cortadella, M Kishinevsky, A Kondratyev, L Lavagno, and A Yakovlev Hardware and Petri Nets: Application to Asynchronous Circuit Design LNCS (M Nielsen, D Simpson ed.), vol 1825, 21st Intl Conf on Application and Theory of Petri Nets (ICATPN 2000), pp 1-15 Springer-Verlag, June 2000 [26] J He, and K.J Turner Verifying and Testing Asynchronous Circuits using LOTOS In Proc of Joint Intl Conf on Formal Description Techniques For Distributed Systems and Communication Protocols (FORTE Xiii) and Protocol Specification, Testing and Verification (PSTV Xx), T Bolognesi and D Latella, Eds., vol 183 Kluwer B.V., pp 267-283, Oct 2000 [27] J.L Peterson Petri Net theory and the Modeling of Systems Prentice-Hall, Englewood Cliffs, NJ, 1981 [28] J R Burch, E M Clarke, D E Long, K L McMillan, and D L Dill - Symbolic Model Checking for Sequential Circuit Verification, IEEE Trans on Computer-Aided Design of Integrated Circuits and Systems 13(4) (1994), pp 401-424 [29] Jan Tijmen Udding A formal model for defining and classifying delay-insensitive circuits Distributed Computing, 1(4):197-204, 1986 [30] Jo C Ebergen A formal approach to designing delay-insensitive circuits Distributed Computing, 5(3):107-119, 1991 69 [31] Joep Kessels and Paul Marston Designing asynchronous standby circuits for a low-power pager Proceedings of the IEEE, 87(2):257-267, February 1999 [32] K L McMillan Symbolic model checking : An approach to the State explotion problem Kluwer [33] K Qian, and A Nymeyer - Guided invariant model checking based on abstraction and symbolic pattern databases, TACAS’04, LNCS 2988, 2004, pp 497-511, Springer-Verlag [34] Kavi, Krishna M., Bill P Buckles, and U Narayan Bhat "A formal definition of data flow graph models." Computers, IEEE Transactions on 100, no 11 (1986): 940-948 [35] Kees van Berkel Beware the isochronic fork Integration, the VLSI journal, 13(2):103-128, June 1992 [36] Kees van Berkel and Arjan Bink Single-track handshaking signaling with application to micropipelines and handshake circuits In Proc International Symposium on Advanced Research in Asynchronous Circuits and Systems (ASYNC), pages 122-133 IEEE Computer Society Press, March 1996 [37] Lars S Nielsen and Jens Sparsø Designing asynchronous circuits for low-power: An IFIR filter bank for a digital hearing aid Proceedings of the IEEE, 87(2):268-281, February 1999 [38] M B Josephs Gate-level modelling and verification of asynchronous circuits using CSPM and FDR In Proc of the 13th IEEE Int Symp on Asynchronous Circuits and Systems (ASYNC '07) IEEE Computer Society, pp 83-94, 2007 [39] M B Josephs and J T Udding An overview of DI algebra In T N Mudge, V Milutinovic, and L Hunter, editors, Proc Hawaii International Conf System Sciences, volume I, pages 329-338 IEEE Computer Society Press, January 1993 [40] M Gordon - Why higher-order logic is a good formalism for specifying and verifying hardware, Formal Aspects of VLSI Design, Holland, 1985, pp 153-177 [41] M Gordon HOL : A proof generating system for higher-order logic In VLSI Specification, Verification and Synthesis Kluwer [42] M Renaudin, P Vivet, and F Robin ASPRO-216: A standard-cell QDI 16-bit RISC asynchronous microprocessor In Proc International Symposium on Advanced Research in Asynchronous Circuits and Systems (ASYNC), pages 22-31, 1998 [43] M Renaudin Asynchronous Circuits and Systems: A Promising Design Alternative In MicroElectronic Engineering Volume 54(1-2): 133-149, December 2000 [44] Marcos Ferretti and Peter A Beerel Single-track asynchronous pipeline templates using 1of-N encoding In Proc Design, Automation and Test in Europe (DATE), pages 10081015, March 2002 [45] Mark B Josephs, Steven M Nowick, and C H (Kees) van Berkel Modeling and design of asynchronous circuits Proceedings of the IEEE, 87(2):234-242, February 1999 [46] O Roig, J Cortadella, and E Pastor Verification of Asynchronous Circuits by BDD-based Model Checking of Petri Nets In Proc of 16th Intl Conf on Application and theory of Petri G D Michelis and M Diaz, Eds Lecture Notes In Computer Science, vol 935, pp 374-391 Springer-Verlag, London, Jun 1995 70 [47] P Siegel, G De Micheli, and D Dill Automatic technology mapping for generalized fundamental-mode asynchronous designs In Proc ACM/IEEE Design Automation Conference (DAC), pages 61-67, June 1993 [48] R E Miller Sequential Circuits and Machines, volume of Switching Theory John Wiley & Sons, 1965 [49] R Milner, M Tofte and R Harper, The Definition of Standard ML, The MIT Press, 1990 [50] R S Boyer, M Kaufmann, and J S Moore - The Boyer-Moore theorem prover and its interactive enhancement Computers & Mathematics with App 29(2), 1995, pp 27-62 [51] S H Unger Asynchronous Sequential Switching Circuits Wiley-Interscience, John Wiley & Sons Inc., New York, 1969 [52] S Owre, J Rushby, N Shankar PVS : A prototype verification system In Eleventh International conference on automated deduction (CADE), Vol 607 of Lecture Notes in Artificial Intelligence, D Kapur Ed., Springer-Verlag, 748-752, 1992 [53] Scott Hauck Asynchronous design methodologies: An overview Proceedings of the IEEE, 83(1):69-93, January 1995 [54] Stephen B Furber, James D Garside, Peter Riocreux, Steven Temple, Paul Day, Jianwei Liu, and Nigel C Paver AMULET2e: An asynchronous embedded controller Proceedings of the IEEE, 87(2):243-256, February 1999 [55] T H Bui, and A Nymeyer - Heuristic Sensitivity in Guided Random-Walk Based Model Checking Proc SEFM'2009 pp.125-134 [56] T H Bui, and A Nymeyer - Formal Verification Based on Guided Random Walks, Proc IFM'2009, pp.72-87 [57] T J Chaney and C E Molnar Anomalous behavior of synchronizer and arbiter circuits IEEE Transactions on Computers, C-22(4):421-422, April 1973 [58] Tran H.H., Ho T.L and Dinh-Duc, A.V., PETRI-DFG - an intermediate representation of asynchronous circuits In Proceedings of the 10th Conference on Science and Technology, October 24, 2007, HoChiMinh, Vietnam [59] Wesley A Clark Macromodular computer systems In AFIPS Conference Proceedings: 1967 Spring Joint Computer Conference, volume 30, pages 335-336, Atlantic City, NJ, 1967 Academic Press [60] X Wang and M Kwiatkowska On process-algebraic verification of asynchronous circuits In Proc of the 6th Int Conf on Application of Concurrency to System Design (ACSD '06) IEEE Computer Society, pp 37-46, 2006 [61] Yves Bertot and Pierre Castéran Interactive Theorem Proving and Program Development Coq’Art: The Calculus of Inductive Constructions Texts in Theoretical Computer Science An EATCS series Springer Verlag, 2004 71 LÝ LỊCH TRÍCH NGANG Họ tên: NGUYỄN THIỆN TÍN Ngày, tháng, năm sinh: Địa liên lạc: 19/08/1988 Nơi sinh: Quảng Trị Nhà A3, Đại học Bách Khoa, ĐHQG TPHCM 268 Lý Thường Kiệt, Quận 10, TP HCM QUÁ TRÌNH ĐÀO TẠO (Bắt đầu từ Đại học đến nay) 9/2006 – 4/2011: Ngành Kỹ Thuật Máy Tính - Khoa Khoa học & Kỹ thuật Máy Tính, Đại học Bách Khoa ĐHQG TPHCM Q TRÌNH CƠNG TÁC (Bắt đầu từ làm đến nay) 3/2012 - nay: Trợ giảng - Khoa Khoa học & Kỹ thuật Máy Tính, Đại học Bách Khoa ĐHQG TPHCM 72 ... TÀI: KIỂM ĐỊNH HÌNH THỨC VI MẠCH BẤT ĐỒNG BỘ BẰNG PHƯƠNG PHÁP KIỂM TRA MƠ HÌNH II NHIỆM VỤ VÀ NỘI DUNG: - Nguyên cứu xây dựng phương pháp kiểm định thiết kế vi mạch bất đồng phương pháp kiểm tra. .. Tổng quan phương pháp kiểm định đề xuất Dựa nghiên cứu kiểm định hình thức, phương pháp kiểm tra mơ hình cho thấy ưu điểm ứng dụng vào kiểm định vi mạch bất đồng  Phương pháp kiểm tra mơ hình vận... trình kiểm định vi mạch bất đồng mức trừu tượng hóa cáo phương pháp kiểm tra mơ hình  Các phương pháp biểu diễn mơ hình trung gian vi mạch bất đồng cơng cụ kiểm tra mơ hình tiếng NuSMV Các phương