Nghiên cứu này sẽ trình bày hai phương pháp hiệu quả để hiện thực vi mạch bất đồng bộ trên các loại FPGA dạng Look-Up Table (LUT). Hai phương pháp này được xây dựng dựa trên kỹ thuật xây dựng những cổng Muller không nhiễu trong hai thư viện ở hai mức HDL và EDIF. Các ràng buộc về thời gian và/hoặc ràng buộc về vị trí được sinh ra tự động để bắt buộc công cụ hiện thực FPGA ánh xạ các phần tử này lên các khối luận lý thích hợp của FPGA. Các họ FPGA dạng LUT của Xilinx và Altera có thể được dùng để hiện thực mạch bất đồng bộ bằng hai phương pháp này.
Science & Technology Development, Vol 14, No.K4- 2011 PHƯƠNG PHÁP HIỆN THỰC VI MẠCH BẤT ðỒNG BỘ TRÊN FPGA ðinh ðức Anh Vũ Trường ðại học Bách khoa, ðHQG-HCM (Bài nhận ngày 27 tháng 04 năm 2011, hoàn chỉnh sửa chữa ngày 29 tháng 11 năm 2011) TÓM TẮT: FPGA ñã ñang chiếm ưu việc làm phương tiện hiệu ñể cung cấp khả làm mẫu thực nhanh chóng mạch số với chi phí kỹ thuật thấp Tuy vậy, hầu hết loại FPGA quy trình thiết kế thực FPGA không hỗ trợ cho việc thực mạch bất đồng thiếu phần tử mạch bất ñồng cổng Muller Nghiên cứu trình bày hai phương pháp hiệu ñể thực vi mạch bất ñồng loại FPGA dạng Look-Up Table (LUT) Hai phương pháp ñược xây dựng dựa kỹ thuật xây dựng cổng Muller không nhiễu hai thư viện hai mức HDL EDIF Các ràng buộc thời gian và/hoặc ràng buộc vị trí sinh tự động để bắt buộc cơng cụ thực FPGA ánh xạ phần tử lên khối luận lý thích hợp FPGA Các họ FPGA dạng LUT Xilinx Altera dùng để thực mạch bất ñồng hai phương pháp Từ khóa: Mạch bất đồng bộ, FPGA, LUT GIỚI THIỆU có cấu trúc mạch phù hợp với [[3], [4], [5]] FPGA ñang phương tiện chiếm ưu Thiết kế bất ñồng ñang ñược ñầu tư phát triển ưu điểm rõ ràng có so với thiết kế đồng như: khơng lệch xung nhịp, tiêu thụ lượng thấp, hiệu suất tính trường hợp trung bình, khả chuyển đổi cơng nghệ tốt có khả việc làm mẫu mạch số Tuy nhiên, kiến trúc loại FPGA thông dụng công cụ hỗ trợ thiết kế (CAD) không hỗ trợ mạch bất đồng Do đó, phương pháp hỗ trợ thực mạch bất ñồng loại FPGA thơng thường đòi mơ-đun hóa [[1], [2]] Có nhiều cơng hỏi cấp thiết để phát triển hệ thống trình nghiên cứu xây dựng phương pháp bất ñồng luận ñể thiết kế hệ thống bất ñồng lớn cách hiệu Mặc dù hệ thống bất ñồng thực chip tích hợp mật độ cao thủ cơng (custom VLSI), thời gian chế tạo theo phương pháp dài ñể làm mẫu kiểm thử hệ thống Trong đó, FPGA phương tiện cho phép phát triển nhanh chóng hệ thống Trang 24 Các cơng trình liên quan đến vấn đề giới thiệu kiến trúc FPGA hỗ trợ mạch ñồng lẫn bất ñồng MONTAGE [[6]], PHCB [[7]], PCA-1 hay PLB [[8], [9]], PGA-STC [[10]] Nghiên cứu [[11]] xem xét ñánh giá kiến trúc FPGA hệ ñầu tiên lĩnh vực phát triển mạch bất ñồng FPGA Tuy nhiên, cách tiếp cận phù hợp với phòng TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 14, SỐ K4 - 2011 thí nghiệm trường ñại học lớn ñược mạch bất ñồng FPGA thông thường ñầu tư trang thiết bị đầy đủ ðóng góp nghiên cứu ñã chứng Một cách tiếp cận khác ñể giải minh cổng Muller [[14], [15], [16]] toán thực mạch bất đồng FPGA khơng gây nhiễu thực phát triển thư viện phần tử chuyên biệt họ FPGA dạng LUT số ñiều kiện cho mạch bất ñồng sử dụng chúng ràng buộc [[16]] Phương pháp sử dụng tập thực mạch bất ñồng FPGA tin ñịnh dạng XNF (Xilinx Netlist Format) ñể truyền thống Năm 1993, ðại học Utah, Erik tạo cổng Muller, ñịnh dạng ñã Brunvand ñã thiết kế thư viện phần tử khơng hỗ trợ để thực mạch tự ñịnh thời (self-timed Trong nghiên cứu này, giới thiệu circuits) FPGA Actel [[12]] Tuy hai cách tiếp cận ñể thực mạch bất ñồng nhiên, cách tiếp cận này, tác giả khơng FPGA thơng thường Cách tiếp cận ñầu xem xét ñến vấn ñề nhiễu phần tử tiên sử dụng quy trình thiết kế FPGA truyền thực FPGA Năm 1995, ðại học thống kết hợp với sử dụng cổng Muller U.C.Davis, Kapian Masheswaran trình bày khơng nhiễu ñịnh nghĩa trước phương pháp thực mạch bất ñồng thư viện xây dựng HDL Cách tiếp cận họ FPGA Xilinx XC4000 cách sử dụng thứ hai kết hợp phương pháp luận thiết kế phần tử chuyên biệt cho mạch bất ñồng mạch bất ñồng PAiD (Project Asynchronous ñược ñịnh nghĩa trước với hàm ràng buộc circuits Design) ñược phát triển trường ðại thời gian trễ tín hiệu [[10]] Bởi học Bách Khoa với công cụ thực FPGA họ FPGA khác có thời gian trễ tính truyền thống Trong hai cách tiếp cận này, toán khối luận lý sử dụng ràng buộc tập tin kênh dây dẫn khác nên phương pháp ucf (user constraints file) [[17]] ñể chắn dùng cho họ FPGA khác cổng Muller ñược ánh xạ vào khối luận lý Ru R Mocho ñồng ñã giới thiệu thích hợp nhằm bảo đảm khơng xảy nhiễu phương pháp sử dụng ngơn ngữ đặc tả phần cổng cứng VHDL ñể thực mạch bất ñồng Phần báo giới thiệu khái loại FPGA [[13]] ðể hỗ trợ phương niệm mạch bất ñồng Phần pháp tác giả đặc tả trước trình bày cách thực cổng Muller khơng phần tử dùng riêng cho mạch bất ñồng nhiễu FPGA Xilinx Hai cách tiếp cận VHDL Tuy nhiên, vấn ñề nhiễu phần ñể thực mạch bất ñồng nghiên tử thực FPGA khơng cứu chúng tơi mô tả chi tiết quan tâm phần Phần trình bày kết thực Nghiên cứu phòng thí nghiệm TIMA, Pháp, giới thiệu phương pháp thực nghiệm ñã ñạt ñược Cuối phần trình bày kết luận định hướng tới Trang 25 Science & Technology Development, Vol 14, No.K4- 2011 MẠCH BẤT ðỒNG BỘ Hệ thống bất ñồng [[2]] bao gồm ñiều khiển dựa kiện (hoặc mức) mơ tả Hình Hình trình bày thực cổng MULLER2 khơng nhiễu cổng AND OR phân chia liệu Không giống mạch đồng sử dụng tín hiệu xung nhịp tồn cục điều khiển tất hoạt ñộng, hoạt ñộng mạch bất ñồng ñược ñiều khiển cục tín hiệu bắt tay (handshaking signal) Giao thức bắt tay ñược ñịnh nghĩa cặp tín hiệu u cầu hành động (req) Hình (a) ký hiệu; (b) đặc tả cổng MULLER2 xác nhận hành động hồn thành (ack) Hình ðể đảm bảo tính đắn thứ tự, mơ-đun giao tiếp với phải đảm bảo quy tắc: Quy tắc 1: Bên gửi không ñược gửi tín hiệu yêu cầu cho ñến u cầu cũ trước phản hồi Quy tắc 2: Bên nhận khơng gửi tín hiệu phải hồi trừ nhận tín hiệu u cầu Hình Hiện thực cổng MULLER2 không nhiễu cổng AND OR HIỆN THỰC CỔNG MULLER TRÊN FPGA DẠNG LUT Trong phần chúng tơi trình bày cách thực cổng Muller không nhiễu họ FPGA Xilinx Spartan-3 Tuy nhiên, phương pháp hoàn toàn áp dụng để thực cho loại FPGA dạng LUT khác Hình Giao tiếp yêu cầu xác nhận Bởi giao thức bắt tay dựa thay đổi mức tín hiệu nên nhiễu không Altera Cyclone II, Cyclone III ðiểm khác biệt Altera Xilinx kích thước LUT cấu trúc tập tin ràng buộc ucf ñược phép xảy ðể thực giao thức Trong Xilinx Spartan-3 khối luận lý bắt tay này, ngồi cổng người ta khả cấu hình (Configurable Logic Blocks - phải dùng thêm cổng Muller Các cổng Muller CLB) cung cấp tài nguyên chủ yếu để thực đóng vai trò quan trọng việc thực mạch ñồng mạch tổ hợp mạch bất đồng Nó dùng ñể thực Mỗi CLB bao gồm Slice ñược kết nối với mạch ñiều khiển bắt tay kiểm tra việc Mỗi Slice gồm LUT ngõ nhập Mỗi hồn thành tính tốn Cổng Muller đối xứng LUT có ngõ nhập I1-I4 ngõ O ngõ nhập, ñược gọi cổng MULLER2, ñược ðiều cho phép hàm Boolean biến Trang 26 TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 14, SỐ K4 - 2011 thực dùng LUT cổng Muller ñược thực Bài báo [[10]] ñã chứng minh CLB nhiễu thực khơng xảy thực hàm LUT nhiễu thực không xảy ðể giải vấn ñề cổng Muller sử dụng nhiều LUT phải ñược ánh xạ vào Một cổng Muller ngõ nhập CLB, nghiên cứu dùng ràng buộc vị thực LUT-4 (LUT có ngõ trí Mặc dù Slice CLB Xilinx có nhập) đảm bảo khơng nhiễu Hình mô tả hai LUT-4 công cụ P&R (Place and thực cổng MULLER2 bảng thực trị Route) khơng tự động đặt hai LUT Trong cách thực ngõ vào thực cho cổng Muller vào Slice Các A, B ngõ S MULLER2 ñược ánh xạ ràng buộc vị trí đuợc sinh đặt vào vào ngõ vào I0, I1 ngõ O LUT-4 tập tin ràng buộc ucf Các ràng buộc -1 theo thứ tự Tín hiệu hồi tiếp S ñược ánh ñiều khiển P&R ñặt LUT thực xạ vào ngõ vào I2 LUT-4 Biểu thức cho cổng Muller vào Slice Cấu trúc tín hiệu S S = I0⋅I1 + I1⋅I2 + I2⋅I0 Trong ràng buộc vị trí mơ tả Hình I0, I1, I2 I3 tín hiệu lựa chọn [[17]] Trong “” tên của LUT Bảng thực trị Hình LUT, tên gán tự động cơng cụ ghi vào nhớ LUT-4 thực cổng tổng hợp, RLOC=X#Y# mối quan hệ vị MULLER2 trí LUT; tức hai LUT có giá trị X#Y# đặt Slice Xilinx CLB, hai LUT có giá trị X#Y# tương ứng X0Y0 X0Y1 hai LUT ánh xạ vào hai Slice kế hàng Hình Cấu trúc ràng buộc Xilinx FPGA CÁC PHƯƠNG PHÁP HIỆN THỰC Hình Ánh xạ cổng MULLER2 vào LUT-4 MẠCH BẤT ðỒNG BỘ TRÊN FPGA bảng thực trị LUT-4 4.1 Phương pháp dùng quy trình thiết kế ðối với cổng Muller chiếm nhiều LUT MULLER3R (cổng Muller ngõ nhập có tín hiệu reset) thời gian trễ dây nối LUT nên nhiễu xảy Bài báo [[16]] chứng minh khơng hình thức FPGA truyền thống Từ phương pháp thực cổng Muller không nhiễu phần quy trình thiết kế FPGA truyền thống, nghiên cứu ñề nghị phương pháp (PP1) thực mạch bất Trang 27 Science & Technology Development, Vol 14, No.K4- 2011 đồng FPGA tóm tắt hình Do mạch bất đồng ñã ñược bảo ñảm tính ñúng ñắn thỏa mãn ràng ðầu vào quy trình thiết kế mạch buộc mạch bất ñồng Các cổng Muller (Quasi-Delay tham gia thực mạch bất ñồng ñã Insensitive) ñược ñặt tả mô hình cấu trúc thiết kế dùng phần tử sử dụng cổng Muller không nhiễu ñã FPGA LUT Multiplexer nên ñược ñịnh nghĩa trước Mạch bất ñồng không bị thay đổi tổng hợp Netlist kết ñã ñược thiết kế tay hay tổng hợp ñược bao gồm LUT phương pháp thiết kế Tangram Multiplexer thực cổng Philip hay Balsa ðại học Manchester… cổng Muller bất ñồng dạng QDI Hình Quy trình thực mạch bất ñồng FPGA PP1 Như ñã ñề cập cổng Muller tham FPGA ðầu vào công cụ mạch bất gia mạch bất ñồng phải ñược ñặt ñồng ñã ñược tổng hợp ñược ñặc tả CLB, điều làm định dạng EDIF Constraints Generator phân cách xây dựng ràng buộc Do cần tích tìm LUT dùng thực cho có quy trình phụ cơng cụ hỗ cổng Muller để sinh ràng buộc vị trí trợ để sinh tự ñộng ràng buộc Nghiên theo ñịnh dạng tập tin ucf cho họ cứu phát triển cơng cụ sinh ràng buộc FPGA tự động (Constraints Generator) nhằm yêu cầu Mạch bất ñồng sau tổng hợp tập cơng cụ P&R đặt LUT thực cho tin ràng buộc ñược tiếp tục thực cổng Muller thuộc CLB bước thực thiết kế Q trình mơ Trang 28 TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 14, SỐ K4 - 2011 sau P&R thực để bảo đảm tính HDL/CHP/SystemC vi mạch, q trình ñúng ñắn mạch sau lập trình FPGA tổng hợp hành vi biến ñổi ñặc tả thành thực tế dạng mô trung gian vi mạch bất ñồng kết hợp Petri-Net 4.2 Phương pháp kết hợp PAiD phần DFG (Data Flow Graph) Biểu diễn trung gian mềm hỗ trợ thực FPGA sau ñược tối ưu mơ tính PAiD [[14]] phương pháp luận ñể thiết ñắn ñược chuyển ñổi sang dạng DTL Petri- kế vi mạch bất ñồng dạng QDI ñược phát Net khả tổng hợp Cuối trình tổng triển trường ðại học Bách Khoa – ðHQG- hợp luận lý sinh cấu trúc netlist mạch TPHCM năm 2008 Phần đầu Hình trình bày bất ñồng theo ñịnh dạng chuẩn EDIF quy trình thiết kế phương pháp PAiD Xuất Netlist mạch bất ñồng tạo PAiD có phát từ đặc tả cấp cao theo ngôn ngữ ADL (Asynchronous Design Language) ñược tính ñúng ñắn ñược tối ưu HDL/CHP nhiều mức luận lý khác ADL PN-DFG Capture C/SystemC Behavioral Synthesis Behavioral Optimization Petri_Network Behavioral Simulation & DFG Transform DTL Petri-Net Netlist Capture Logic Synthesis Logic Optimization Technology Mapping Netlist (EDIF) Post-Synthesis Simulation Asynchronous Standard-Cell library PaiD Tool Constraints Generator Edif parser Tranform PAiD gates library for FPGA ucf file generation Implement Design with NGDBuild Xilinx tool Hình Quy trình thiết kế mạch bất đồng PP2 Trang 29 Science & Technology Development, Vol 14, No.K4- 2011 Trong nghiên cứu này, kết hợp Muller Cơng cụ Constraints Generator PAiD với cơng cụ thực FPGA truyền sử dụng ñể thực cơng việc Cuối cùng, thống để tạo quy trình thiết kế thực netlist định dạng EDIF sau ñã chuyển ñổi mạch bất ñồng FPGA hoàn chỉnh phù hợp với FPGA tập tin ràng buộc (PP2) Do họ FPGA có cấu trúc khác biến đổi cơng cụ NGDBuild và quy trình thiết kế khác nhau, ñược thực FPGA Xilinx nghiên cứu trình bày chi tiết quy trình 4.3 So sánh hai phương pháp thiết kế sử dụng kết hợp công cụ PAiD công cụ hỗ trợ thực FPGA NGDBuild [[18]] Xilinx (Hình 7) Việc kết hợp PAiD phần mềm hỗ trợ thực khác thực tương tự Các cổng netlist mạch bất ñồng sinh PAiD ñược thực thư viện phần tử mạch bất ñồng (bao gồm cổng cổng Muller) Tuy nhên, FPGA lại sử dụng LUT ñể thực cổng Muller mạch tổ hợp Do đó, để netlist sinh PAiD thực Xilinx FPGA cần ñược chuyển ñổi Trong phương pháp thứ nhất, người thiết kế sử dụng ngơn ngữ đặc tả phần cứng HDL ñể ñặc tả mạch bất ñồng dùng cơng cụ tổng hợp kèm FPGA để tổng hợp mạch thành cấu trúc LUT Do đó, số lượng LUT sử dụng phương pháp phương pháp thứ hai Tuy nhiên phương pháp sử dụng mơ hình cấu trúc để đặc tả mạch bất đồng nên khó thực vi mạch tinh vi có kích thước lớn, việc kiểm tra mơ đặc tả cấu trúc phải ñược tiến hành cẩn thận tốn nhiều chi phí dạng kết nối LUT Trong nghiên cứu xây dựng cơng cụ gọi cơng cụ Transform Cơng cụ có nhiệm vụ thực việc chuyển đổi cấu trúc netlist sinh PAiD dạng kết nối phần tử FPGA (LUT, phân kênh… [[19]]) Các cổng Muller ñược ñịnh nghĩa trước thư viện theo chuẩn EDIF ñể bảo ñảm không xảy nhiễu thực FPGA Kết netlist sau ñược chuyển ñổi phù hợp ñể thực FPGA Ngược lại với phương pháp thứ nhất, phương pháp thứ hai cho phép thực vi mạch có kích thước lớn mạch bất đồng đặc tả ngơn ngữ cấp cao chuyên biệt cho dạng mạch QDI Mạch bất ñộng ñược tổng hợp sinh từ PAiD bảo đảm tính đắn tối ưu Ngồi ra, ñịnh dạng EDIF cho phép mạch QDI ñược thực nhiều loại FPGA khác Tuy tiếp cận với phương pháp thực cần phải sử dụng thêm cơng cụ Ngồi ra, phương pháp thứ nhất, ñể ñảm bảo cổng Muller không gây nhiễu thực FPGA cần phải có ràng buộc vị trí cho LUT tạo thành cổng Trang 30 Transform ñể chuyển ñổi mạch bất ñồng theo cấu trúc PAiD dạng LUT nên số lượng LUT khơng nhiều phương pháp TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 14, SỐ K4 - 2011 KẾT QUẢ THỰC NGHIỆM Comparator Sau trình nghiên cứu thử nghiệm Selector 6/3 6/3 20/10 21/11 chúng tơi xây dựng hai thư viện cổng KẾT LUẬN VÀ CƠNG VIỆC TIẾP Muller khơng nhiễu hai mức HDL EDIF THEO ñể thực mạch bất ñồng FPGA Xilinx Spartan-3 Bảng thực mạch bất ñồng FPGA dạng Bảng Các cổng Muller ñã thực Cổng Muller ðặc tả Báo cáo trình bày hai phương pháp # LUT LUT Các phương pháp dựa việc xây dựng cổng Muller không nhiễu Qua kết mô phỏng, kết luận hai phương Hai ngõ nhập pháp đắn Báo cáo trình bày MULLER2 MULLER2 MULLER2R reset cách xây dựng cổng Muller không nhiễu MULLER3 Ba ngõ nhập LUT MULLER3R MULLER3 Với kết ñã ñạt ñược, MULLER4 reset tin tưởng rằng, nghiên cứu mạch bất ñồng Bốn ngõ nhập ñược ñẩy mạnh cộng ñồng nghiên cứu Chúng tơi thực mạch bất đồng ðại học Bách Khoa nhờ khắc phục ñược Buffer, Comparator Selector [[20]] hạn chế mạch bất ñồng hai phương pháp với FPGA Xilinx thiếu phương tiện thực Trong giai ñoạn Spartan-3 xc3s200-5ft256 Kết mô tới, thực việc kết hợp cho thấy hai phương pháp trình bày PAiD phần mềm hỗ trợ thực FPGA ñắn Bảng trình bày tổng kết kết khác Quartus II Altera Ngoài ra, thực mạch bất đồng xc3s200-5ft256 chúng tơi có kế hoạch phát triển ñể kiểm tra phương pháp phương pháp cho FPGA không dựa Bảng Kết thực mạch bất ñồng LUT FPGA dạng Flash Actel xc3s200-5ft256 Mạch Buffer # LUT/Slice xc3s200-5ft256 PP1 PP2 3/2 3/2 Trang 31 Science & Technology Development, Vol 14, No.K4- 2011 METHOD FOR IMPLEMENTING ASYNCHRONOUS CIRCUITS ON FPGA Dinh Duc Anh Vu University of Technology, VNU-HCM ABSTRACT: FPGA device is a dominant implementation medium for digital circuits Unfortunately, they not support asynchronous circuits because of the lack of asynchronous circuit elements such as Muller gates, etc In this paper, new efficient approaches are proposed to prototype asynchronous circuits on Look-Up Table-based (LUT) FPGA rapidly The developed techniques are based on building of elements which play an important role in asynchronous circuits The hazard-free elements are predefined in libraries in HDL and EDIF format Timing and/or area constraints for place&route tool are automatically generated to map the asynchronous elements on suitable FPGA’s logic blocks Several FPGA devices such as Altera, Xilinx and Actel could be used as target for the implementation Keywords: Asynchronous circuits, FPGA, LUT [5] TÀI LIỆU THAM KHẢO [1] Scott Hauck, Asynchronous Field-Programmable Design of the IEEE, Vol 83, No.1, 69-93 [6] Arrays, Scott Hauck, Steven Burns, Gaetano Test of Computer, Vol 11, No 3, 60-69 (1994) Perspective, Springer Publisher (2001) K Compton, S Hauck, Reconfigurable [7] In Software, ACM Computing Surveys, André Computation, of Morgan Technology Conference, 170-177, 15-17 (2003) DeHon, Reconfigurable Computing: The Theory Practice Field-Programmable (FPT), Proceedings IEEE International Vol 34, No 2, 171-210 (2002) Hauck, Wong, C.G Martin, A.J Thomas, P., An architecture for asynchronous FPGAs, Computing: A Survey of Systems and and Gate Asynchronous Circuits, IEEE Design & Jen Sparso, Steve Furber, Principles of Scott Rose, Borriello, Carl Ebeling, An FPGA for Asynchronous Circuit Design – A system [4] Jonathan Kluwer Academic Publisher (1992) (1995) [3] D.Brown, Robert J.Francis, Zvonko G.Vranesic, Methodology: An Overview, Proceeding [2] Stephen [8] Fesquest L., Renaudin R., A Programmable Logic Architecture for FPGA-Based Prototyping Clockless Circuit, TIMA Kaufmann Lab Research Report (2005) Publisher (2007) [9] N.Huot, H.Dubreuil, L.Fesquet and M.Renaudin, FPGA Architecture for Trang 32 TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 14, SỐ K4 - 2011 Multiple-style Asynchronous report, Logic, [11] [12] Kapian Maheswaran, Implementing Self- [16] Quoc Thai Ho, J.-B.Rigaud, L.Fesquet, M.Renaudin, Gate Arrays, Master Thesis, U.C.Davis Implementing Asynchronous Circuits on (1995) LUT Based FPGAs, Proceedings of the R.Payne, Asynchronous and R.Rolland, Reconfigurable Computing Is Going FPGA Architectures, In Computers and Digital Mainstream, Techniques, in IEEE Proceedings, Vol Conference 143, No 5, 282-286 (1996) Logic and Applications, 36-46 (2002) Erik Brunvard, Using Self-Timed FPGAs to Systems, In Journal of VLSI Signal Processing, Vol [17] Constraints 12th on International Field-Programmable Guide, Xilinx tutorial, (2002-2008) [18] NGDBuild tool, Xilinx doc, available at 6, No 2, 173-190 (1993) http://www.xilinx.com/itp/xilinx4/data/d R.U.R.Mocho, G.H.Sartori, R.P.Ribas, ocs/dev/ngdbuild.html A.I.Reis, Asynchronous Circuits design [19] Spartan-3 Libraries Guide for HDL on reconfigurable devices, Proceedings Design, Xilinx tutorial, available at of the 19th annual symposium on http://www.xilinx.com (2008) Integrated circuits and systems design, [14] Computer Timed Circuits in Field Programmable Implement [13] and Engineering Dept UC Davis DATE, 32-33 (2005) [10] Electrical [20] Phạm Quốc Cường, Nghiên cứu xây Brazil, 20-25 (2006) dựng phương pháp thực vi mạch A.V Dinh-Duc et al., A Methodology for bất ñồng FPGA, Luận văn Thạc implementing sĩ, ðại học Bách Khoa (2009) QDI Asynchronous circuits, Technical report, VNU-HCM, HCMUT (2008) [15] Kapian Maheswaran , Jonathan Lipsher, A Cell Set for Seft-Timed Design Using Xilinx XC4000 Series FPGA, Technical Trang 33 ... trước phương pháp thực mạch bất ñồng thư vi n xây dựng HDL Cách tiếp cận họ FPGA Xilinx XC4000 cách sử dụng thứ hai kết hợp phương pháp luận thiết kế phần tử chuyên biệt cho mạch bất ñồng mạch bất. .. hàng Hình Cấu trúc ràng buộc Xilinx FPGA CÁC PHƯƠNG PHÁP HIỆN THỰC Hình Ánh xạ cổng MULLER2 vào LUT-4 MẠCH BẤT ðỒNG BỘ TRÊN FPGA bảng thực trị LUT-4 4.1 Phương pháp dùng quy trình thiết kế ðối với... xảy nhiễu thực FPGA Kết netlist sau ñược chuyển ñổi phù hợp ñể thực FPGA Ngược lại với phương pháp thứ nhất, phương pháp thứ hai cho phép thực vi mạch có kích thước lớn mạch bất đồng đặc tả ngôn