Nghiên cứu null convention logic trong thiết kế vi mạch bất đồng bộ

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA LÊ THÀNH TỚI NGHIÊN CỨU NULL CONVENTION LOGIC TRONG THIẾT KẾ VI MẠCH BẤT ĐỒNG BỘ LUẬN ÁN TIẾN SĨ TP HỒ CHÍ MINH - NĂM 2023 ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA LÊ THÀNH TỚI NGHIÊN CỨU NULL CONVENTION LOGIC TRONG THIẾT KẾ VI MẠCH BẤT ĐỒNG BỘ Chuyên ngành: Kỹ thuật điện tử Mã số chuyên ngành: 9520203 Phản biện độc lập: TS Võ Nguyên Sơn Phản biện độc lập: PGS.TS Trần Trung Duy Phản biện: PGS.TS Trần Ngọc Thịnh Phản biện: PGS.TS Trần Công Hùng Phản biện: PGS.TS Phan Văn Ca NGƯỜI HƯỚNG DẪN: PGS.TS Hoàng Trang LỜI CAM ĐOAN Tơi xin cam đoan cơng trình nghiên cứu thân Các kết nghiên cứu kết luận luận án trung thực, không chép từ nguồn hình thức Việc tham khảo nguồn tài liệu (nếu có) thực trích dẫn ghi nguồn tài liệu tham khảo qui định Tác giả luận án Lê Thành Tới i TÓM TẮT LUẬN ÁN Trong nhiều thập kỷ qua, thiết kế đồng đóng vai trị quan trọng hệ thống mạch số Tuy nhiên, công nghệ phát triển, thiết bị điện tử đòi hỏi yêu cầu cao hơn, tốc độ xử lý phải nhanh hơn, kích thước vi mạch phải nhỏ gọn hơn, cơng suất tiêu thụ phải thấp để trì nguồn pin thời gian dài Với yêu cầu vi mạch đồng khó đáp ứng vấn đề liên quan đến xung clock clock skew, glitch, nhiễu điện từ, layout cho mạng phân bố xung clock, đặc biệt vấn đề giảm công suất Ngược lại, vi mạch bất đồng không sử dụng xung clock nên khắc phục số nhược điểm liên quan đến xung clock đề cập Do đó, luận án này, tác giả nghiên cứu ba vấn đề sau: - Thứ nghiên cứu phương pháp thiết kế mạch bất đồng dựa NCL (Null Convention Logic) - Thứ hai nghiên cứu qui trình chuyển đổi từ thiết kế đồng sang thiết kế bất đồng dựa NCL - Thứ ba nghiên cứu cải tiến qui trình thiết kế thư viện cell NCL đề xuất thiết kế hai thư viện cell NCL tĩnh bán tĩnh phục vụ cho tổng hợp thiết kế bất đồng Nghiên cứu phương pháp thiết kế mạch bất đồng dựa NCL, tác giả hệ thống hóa số vấn đề liên quan đến thiết kế vi mạch dựa NCL Phương pháp sử dụng chế bắt tay cục để đồng hoạt động mạch, phần tử mạch thực trình chuyển mạch cần thiết, đặc điểm khơng giống mạch đồng Chính mà công suất chuyển mạch vi mạch bất đồng thiết kế dựa NCL giảm đáng kể so với vi mạch đồng Để minh họa cho đặc điểm phương pháp đề cập trên, thuật toán AES (Advanced Encryption Standard) chọn làm ví dụ minh họa cho phương pháp Ngồi thực ví dụ phương pháp bất đồng dựa NCL, luận án thực thiết kế phương pháp đồng Cả hai thiết kế đồng bất đồng dựa NCL mô thử nghiệm FPGA (Field Programmable Gate Array) theo hướng tiếp cận ASIC (Application-Specific Integrated Circuit) Từ ii làm sở cho việc so sánh hai phương pháp thông số cơng suất, diện tích tốc độ Ngồi ra, thơng số cơng suất phương pháp bất đồng cịn so sánh với kết nghiên cứu tác giả khác Kết nghiên cứu ASIC cho thấy công suất vi mạch bất đồng dựa NCL cải thiện khoảng 71% so với vi mạch đồng Ngoài ra, kết nghiên cứu FPGA cho kết tương tự, công suất vi mạch bất đồng dựa NCL cải thiện khoảng 40% công suất so với vi mạch đồng Phương pháp thiết kế vi mạch bất đồng dựa NCL khơng thích hợp để thiết kế cho vi mạch công suất thấp mà cịn thích hợp để thiết kế cho vi mạch với nhiều mục đích khác Do đó, để cải thiện vi mạch thiết kế phương pháp đồng mà không cần phải thiết kế lại nhằm tiết kiệm thời gian cơng sức lựa chọn công cụ để chuyển từ thiết kế đồng sang thiết kế bất đồng cần thiết nghiên cứu luận án Trong số nhiều công cụ chuyển đổi, UNCLE (Unified NCL Environment) lựa chọn để chuyển đổi từ thiết kế đồng sang thiết kế bất đồng dựa NCL ưu điểm cơng cụ Trong qui trình chuyển đổi UNCLE, file code Verilog RTL (Register Transfer Level) chuyển thành netlist single rail D flip-flop, chốt cổng logic Netlist chuyển thành netlist bất đồng dual-rail tối ưu nhiều chức khác Sau đó, netlist tổng hợp nhiều công cụ khác Để thử nghiệm qui trình chuyển đổi, phép chuyển đổi Subbyte thực khối S-box q trình mã hóa AES thực Ngoài ra, netlist sau chuyển đổi mơ mơ Unclesim UNCLE Trong trình tổng hợp, hầu hết thiết kế bất đồng dựa NCL tổng hợp cách sử dụng thư viện đồng Đây khó khăn bất lợi có lẽ lớn cho người nghiên cứu vi mạch bất đồng Để giải khó khăn việc thiếu thư viện cell phục vụ cho tổng hợp thiết kế bất đồng bộ, luận án này, tác giả đề xuất cải tiến qui trình thiết kế thư viện cell chuẩn đồng thời đề xuất thiết kế thư viện cell NCL cho thiết kế bất đồng Nhờ vào qui trình mà nhà nghiên cứu tự tạo thư viện cell công nghệ khác cập nhật cell cách dễ dàng iii Các cell NCL thực công cụ Virtuoso Cadence Design Compiler Synopsys, thiết kế dựa PDK (Process Design Kit) 45nm mô để kiểm tra chức nhiều corner khác Ngồi ra, Ocean script mơi trường EDA sử dụng nhằm cải tiến qui trình thiết kế thư viện cell hỗ trợ cho q trình đặc tính hóa cell tự động để trích xuất mơ hình thời gian mơ hình cơng suất Các mơ hình sử dụng để tạo file lib File chuyển thành file db để tạo thành thư viện Thư viện NCL hoàn chỉnh gồm 27 cell sử dụng để tổng hợp thiết kế bất đồng dựa NCL Để so sánh thư viện cell NCL tĩnh bán tĩnh luận án với thư viện cell NCL tác giả khác, tác giả thực việc so sánh kết tổng hợp cộng toàn phần bit cách sử dụng thư viện cell NCL đề xuất thư viện cell NCL tác giả khác Kết tổng hợp cho thấy công suất cộng toàn phần cải thiện 20% tổng hợp thư viện NCL tĩnh cải thiện 39% tổng hợp thư viện NCL bán tĩnh so với thư viện NCL tĩnh tác giả khác iv ABSTRACT For decades, the synchronous designs have played an important role in the digital circuit systems However, as the technology develops, electronic devices also require higher requirements such as the processing speed must be faster, the chip size must be smaller, and power consumption must be lower to maintain a battery for a long time As a result, the synchronous circuits are very difficult to meet the requirements mentioned above because of the clock related problems, including clock skew, glitch, electromagnetic interference, the layout of the clock distribution network, especially the power reduction In contrast, the asynchronous integrated circuits not use clocks, so it could overcome some of the disadvantages related to clocks as mentioned above Therefore, in this dissertation, the author focuses on the following three issues: - The first is to study the asynchronous circuit design method based on Null Convention Logic (NCL) - The second is to study the conversion flow from the synchronous design to the NCL-based asynchronous design - The third is to study to improve the standard cell library design flow and propose to design two sets of static and semi-static NCL cell libraries for the synthesis of the asynchronous designs Researching on the NCL-based asynchronous circuit design method, the author has systematized some problems related to NCL-based circuit design The asynchronous circuits designed based on NCL use the local handshake protocol to synchronize their operations, so components in the circuit only perform switching when needed, this feature is unlike in the synchronous circuit Therefore, the switching power in asynchronous circuits designed based on NCL is significantly reduced compared to synchronous circuits To illustrate the method mentioned above, and its characteristics, the AES algorithm is chosen as an illustrative example of the method In addition to implementing the above example by the asynchronous method based on NCL, the above design is also implemented by the synchronous method in this dissertation Both synchronous and NCL-based asynchronous designs are implemented on FPGA and v simulated, tested with ASIC approach From there as a basis for the comparison between the two methods on parameters such as power, area and speed In addition, the power parameters of the asynchronous method are compared with the research results of other authors Research results with ASIC approach have shown that the power consumption of the NCL-based asynchronous circuits could be improved by about 71% compared to the synchronous circuits In addition, the research results on FPGA also give similar results, the power of the NCL-based asynchronous circuit also improves about 40% compared to the synchronous circuit The NCL-based asynchronous integrated circuit design method is not only suitable for the design of the low power integrated circuits, but also suitable for the design of circuits with many other purposes Therefore, in order to improve the circuits designed by the synchronous method without having to redesign in order to save time and effort, choosing tools to convert from the synchronous design to the asynchronous design is necessary and also studied in this dissertation Among many conversion tools, UNCLE is chosen to convert from the synchronous design to the asynchronous design based on NCL because of its advantages In the UNCLE conversion flow, Verilog RTL code files are converted to a single rail netlist of D flip-flops, latches, and logic gates This netlist is converted into a dual-rail asynchronous netlist and optimized by many other functions This netlist can then be synthesized using various tools The Subbyte transformation that performs the S-box block in the AES encryption is performed to test the conversion flow In addition, the converted netlist can be simulated using UNCLE's Unclesim In the synthesis process, most NCL-based asynchronous designs are synthesized using synchronous libraries This is a great difficulty and disadvantage for those who study the asynchronous circuits To solve the problem of the lack of a cell library for the synthesis of the asynchronous designs, the author proposed to improve the standard cell library design flow and also proposed the design of NCL cell libraries for the asynchronous designs Thanks to that flow, researchers can create their own cell libraries in different technologies and update new cells easily vi Based on the proposed cell library design flow, the semi-static and static NCL cell libraries are designed The design flow of cells was implemented using Cadence Virtuoso and Synopsys Design Compiler In this flow, cells are designed based on 45nm PDK and simulated for functional testing in various corners In addition, Ocean script and EDA environment were used to improve the cell library design flow and to support the automatic cell characterization to extract the time and power models These models are used to create lib file This file is converted to a db file to create a library The complete 27-cell NCL library is used to synthesize the NCL-based asynchronous designs Besides, to compare the static and semi-static NCL cell libraries in this dissertation with the NCL cell libraries of other authors, the author has compared the synthesis results of the 4-bit full adder using the proposed NCL cell libraries and the NCL cell library of another author The synthesis results have shown that the power consumption of the 4-bit full adder could be improved about 20% when synthesized by the static NCL cell library and about 39% when synthesized by the semi-static NCL cell library compared to the static NCL cell library of other authors vii LỜI CÁM ƠN Để hồn thành luận án tiến sĩ, tơi nhận nhiều quan tâm giúp đỡ quý Thầy bạn Tơi xin bày tỏ lịng biết ơn sâu sắc đến PGS.TS Hồng Trang tận tình hướng dẫn, giúp đỡ tơi suốt q trình thực luận án Nhân dịp này, xin trân trọng cám ơn Ban Giám Hiệu, Ban lãnh đạo khoa Điện – Điện tử, Ban chủ nhiệm môn Điện tử quý Thầy cô môn Điện tử tạo điều kiện thuận lợi, giúp đỡ cho học tập nghiên cứu Sau cùng, xin chân thành cám ơn tất thành viên nhóm nghiên cứu NCL, đặc biệt bạn Trương Trí Lạc, tận tình hỗ trợ, giúp đỡ tơi hồn thành luận án Xin chân thành cám ơn TP Hồ Chí Minh, tháng 12 năm 2022 Tác giả Lê Thành Tới viii