Thiết kế mạch bất đồng bộ dựa trên bộ thư viện semi static công nghệ 45nm

ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA Trương Trí Lạc THIẾT KẾ MẠCH BẤT ĐỒNG BỘ DỰA TRÊN BỘ THƯ VIỆN SEMI-STATIC CÔNG NGHỆ 45NM Chuyên ngành : Kỹ thuật điện tử Mã số : 8520203 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 01 năm 2023 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA –ĐHQG -HCM Cán hướng dẫn khoa học : PGS TS Hoàng Trang (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : TS Nguyễn Minh Sơn (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét : TS Bùi Trọng Tú (Ghi rõ họ, tên, học hàm, học vị chữ ký) Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 06 tháng 01 năm 2023 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: (Ghi rõ họ, tên, học hàm, học vị Hội đồng chấm bảo vệ luận văn thạc sĩ) Chủ tịch hội đồng: PGS TS Trương Quang Vinh Phản biện 1: TS Nguyễn Minh Sơn Phản biện 2: TS Bùi Trọng Tú Ủy viên: TS Trần Hoàng Linh Thư ký: TS Nguyễn Lý Thiên Trường Xác nhận Chủ tịch Hội đồng đánh giá LV Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chữa (nếu có) CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐIỆN-ĐIỆN TỬ ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Trương Trí Lạc MSHV: 2070621 Ngày, tháng, năm sinh: 25/08/1998 Nơi sinh: Hồ Chí Minh Chuyên ngành: Kỹ thuật điện tử Mã số : 8520203 I TÊN ĐỀ TÀI : Thiết kế mạch bất đồng dựa thư viện semi-static công nghệ 45nm (Asynchronous circuit design based on 45nm technology semi-static library) II NHIỆM VỤ VÀ NỘI DUNG: - Nghiên cứu Null Convention Logic, giao thức bắt tay thiết kế bất đồng bộ, pipeline - Nghiên cứu cấu trúc cổng ngưỡng NCL Ưu điểm nhược điểm cấu trúc - Nghiên cứu template thư viện, thông số đặc trưng thư viện - Nghiên cứu phương pháp thiết kế mạch bất đồng dựa thư viện semi-static III NGÀY GIAO NHIỆM VỤ : 06/09/2021 IV NGÀY HOÀN THÀNH NHIỆM VỤ: 06/01/2023 V CÁN BỘ HƯỚNG DẪN : PGS TS Hoàng Trang Tp HCM, ngày 06 tháng 01 năm 2023 CÁN BỘ HƯỚNG DẪN (Họ tên chữ ký) CHỦ NHIỆM BỘ MÔN ĐÀO TẠO (Họ tên chữ ký) TRƯỞNG KHOA ĐIỆN - ĐIỆN TỬ (Họ tên chữ ký) Lời cảm ơn GVHD: PGS.TS Hoàng Trang LỜI CẢM ƠN Lời đầu tiên, tơi xin chân thành cảm ơn PGS.TS Hồng Trang tận tình giúp đỡ, hướng dẫn, tạo điều kiện tốt để tơi hồn thành đề tài luận văn Trong trình thực luận văn tốt nghiệp, tơi cố gắng kiến thức tơi cịn hạn hẹp nên cịn nhiều thiếu sót, mong thầy (cơ) góp ý để đề tài tốt Sau cùng, xin cảm ơn tất thành viên nhóm nghiên cứu NCL, đặc biệt nghiên cứu sinh Lê Thành Tới, tận tình hỗ trợ tơi hồn thành luận án Một lần nữa, tơi xin chân thành cảm ơn! First of all, I would like to thank Assoc.Prof.Dr Hoang Trang who has wholehearedly guided me, and given me the best condition to complete this thesis In the process of completing my graduation thesis, I realized that I have tried my best, but because of my limited knowledge, there are still many shortcomings Therefore, I would appreciate it if you could give me your comments or suggestions so that my thesis can be improved better Finally, I sincerely thank to all members of the NCL research team, especially PhD student Le Thanh Toi, for their enthusiastic support and help to complete the thesis Sincerely! Tp Hồ Chí Minh, ngày 06 tháng 01 năm 2023 Học viên i Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hồng Trang TĨM TẮT LUẬN VĂN Mơ hình thiết kế mạch đồng sử dụng cho hầu hết thiết kế ngành công nghiệp bán dẫn Tuy nhiên, công nghệ ngày phát triển (từ 10µm vào năm 1971 đến 1nm vào năm 2021 theo thống kê trang Techplayon), nhiều vấn đề khó khăn xảy mạch khó đáp ứng timing, vấn đề clock skew, clock tree, nhiễu, … đặc biệt công suất tiêu thụ tăng lên đáng kể Chính lý này, nên mơ hình thiết kế mạch bất đồng nhà khoa học hướng tới để nghiên cứu phát triển Bởi mơ hình thiết kế mạch bất đồng không sử dụng xung clock nên mơ hình khắc phục hầu hết hạn chế mơ hình thiết kế mạch đồng Trong phương pháp thiết kế mô hình thiết kế mạch bất đồng bộ, Null Convention Logic (NCL) số phương pháp bật thiết kế bất đồng tính chất khơng nhạy với độ trễ có khả tối ưu hóa mạch tốt phương pháp khác Để thiết kế mạch bất đồng NCL, nhà nghiên cứu thường sử dụng công cụ để chuyển đổi mạch đồng sang mạch bất đồng NCL Uncle, Balsa, Cách thực đơn giản việc chuyển đổi từ mạch đồng sang mạch bất đồng NCL thực công cụ đó, mạch NCL tạo thành khó để kiểm tra hoàn thành ngõ vào khả quan sát mạch Ngồi ra, q trình chuyển đổi mạch phụ thuộc vào công cụ riêng tác giả nên gây khó khăn việc phát triển tối ưu hóa cơng cụ cơng cụ khơng cịn hỗ trợ tác giả Vì vậy, luận văn này, quy trình thiết kế mạch bất đồng NCL từ mạch đồng đề xuất Quy trình khơng sử dụng công cụ riêng tác giả, đọc giả tự thiết kế mạch bất đồng NCL kiểm chứng điều kiện hoàn thành ngõ vào khả quan sát ngõ mạch Mặc dù thiết kế mạch bất đồng quan tâm chưa có nhiều thư viện hỗ trợ cho mơ hình thiết kế bất đồng này, vấn đề khó khăn mà nhà nghiên cứu gặp phải, đặc biệt sinh viên trường đại học Do đó, luận văn này, quy trình thiết kế thư viện cell chuẩn Null Convention Logic cho mạch bất đồng đề xuất Với quy trình này, nhà nghiên ii Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hồng Trang cứu tự tạo thư viện cell công nghệ khác cập nhật cell cách dễ dàng Điểm bật quy trình thiết kế thư viện so với quy trình tác giả khác việc sử dụng ngôn ngữ OCEAN Ngôn ngữ giúp việc mô phỏng, đo đạc thông số cell cách tự động hóa, giúp nhà nghiên cứu tiết kiệm thời gian, tránh việc mô lặp lặp lại cell phức tạp Ngoài ra, quy trình đề xuất sử dụng cơng cụ thương mại công cụ Virtuoso, Spectre Cadence để vẽ mạch nguyên lý, đo đạc trích xuất đặc tính cell, cơng cụ Design Compiler để kiểm tra thư viện tổng hợp thành cơng hay không Việc sử dụng công cụ thương mại giúp nhà nghiên cứu tránh gặp phải vấn đề phụ thuộc vào công cụ riêng tác giả, đảm bảo độ xác thư viện cell Thư viện cell NCL bao gồm 27 cell sử dụng để tổng hợp thiết kế bất đồng dựa NCL Trong luận văn này, học viên thiết kế mạch bất đồng sử dụng thư viện bán tĩnh Thư viện thực dựa quy trình đề xuất để tạo thư viện cell bán tĩnh cấu trúc có ưu điểm cơng suất so với cấu trúc cell tĩnh động Để so sánh thư viện cell NCL bán tĩnh luận văn so với thư viện cell NCL tác giả khác, học viên thực việc so sánh kết tổng hợp cộng toàn phần bit cách sử dụng thư viện cell NCL đề xuất thư viện cell NCL tác giả khác Kết tổng hợp cho thấy cơng suất cộng tồn phần cải thiện 39% tổng hợp thư viện NCL bán tĩnh Trong luận văn này, để thiết kế mạch bất đồng dựa thư viện semi-static học viên nghiên cứu vấn đề sau: - Thứ nghiên cứu qui trình thiết kế mạch bất đồng NCL từ mạch đồng trình bày chương - Thứ hai đề xuất quy trình thiết kế thư viện cell NCL trình bày chương - Thứ ba thiết kế cell semi-static công nghệ 45nm cho thiết kế bất đồng trình bày chương Bố cục luận văn bao gồm chương: Giới thiệu đề tài nghiên cứu iii Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang Tổng quan Null Convention Logic (NCL), cấu trúc cổng ngưỡng cell NCL, định dạng file liberty thư viện Đề xuất quy trình thiết kế mạch bất đồng NCL từ mạch đồng Đề xuất quy trình thiết kế thư viện cell bất đồng NCL Kết luận iv Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang ABSTRACT Over the decades, the synchronous circuit design model has been used for most designs in the semiconductor industry However, when the technology is increasingly developed (from 10µm in 1971 to 1nm in 2021 according to statistics on Techplayon), many difficult problems have occurred such as the circuit will be difficult to meet the timing, problems about clock skew, clock tree, noise, and especially power consumption will increase significantly It is for these reasons that the asynchronous circuit design model is being researched and developed by scientists Because the asynchronous circuit design model does not use clock pulses, this model will overcome most of the limitations of the synchronous circuit design model Among the design methods of the asynchronous circuit design model, Null Convention Logic (NCL) is one of the prominent methods of asynchronous design because of its delay insensitivity and better optimal ability than other methods To design the NCL asynchronous circuit, researchers often use tools to convert the synchronous circuit to the NCL asynchronous circuit such as Uncle, Balsa, etc This implementation is simple because the conversion from synchronous to asynchronous circuit NCL has been done by such tools, but the NCL circuit generated will be difficult to check the input completion and visibility of that circuit In addition, the switching process depends on the author's own tools, so it will be difficult to develop and optimize the tool if this tool is no longer supported by the author Therefore, in this thesis, a process of designing NCL asynchronous circuit from synchronous circuit is proposed This procedure does not use any of the author's own tools, and readers can design their own NCL asynchronous circuit and verify its input completion conditions and output visibility Although asynchronous circuit design is currently receiving much attention, there are still not many libraries to support this asynchronous design model, and this is the difficult problem that researchers are facing, especially for students in universities Therefore, in this thesis, the design process of Null Convention Logic standard cell library for asynchronous circuit is proposed With this process, researchers can create their own cell libraries in different technologies and update new cells easily The v Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang highlight of this library design process compared to other authors' processes is the use of the OCEAN language This language helps to automate the simulation and measurement of cell parameters, saving researchers time, and avoiding repetitive simulations for complex cells In addition, the proposed process only uses commercial tools such as Virtuoso, Cadence's Spectre tool to draw the circuit, measure and extract cell characteristics, Design Compiler tool to check the possible library whether the synthesis was successful or not Using these commercial tools will help researchers avoid the problem of depending on the author's own tools, and also ensure the accuracy of cell libraries The NCL cell library consists of 27 cells that are used to synthesize NCL-based asynchronous designs In this thesis, author designs an asynchronous circuit using a semi-static library This library is implemented based on the proposed process to create a semi-static cell library because this structure has the advantage of capacity over the static and dynamic cell structure To compare the semi-static NCL cell library in this thesis with the NCL cell library of other authors, the author has compared results of the 4-bit full adder using the proposed and other author's cell NCL library The combined results show that the capacity of the full adder has improved by 39% when synthesized by the semi-static NCL library In this thesis, to design an asynchronous circuit based on the semi-static library, the author studies main issues as follows: - The first is to study the design process of NCL asynchronous circuit from synchronous circuit presented in chapter - The second is to propose the NCL cell library design process presented in chapter - The third is the design of semi-static cells at 45nm technology for asynchronous designs presented in Chapter The structure of the thesis consists of chapters: Introduction of research topic Overview of Null Convention Logic (NCL), threshold gate structure of NCL cell, liberty file format of library vi Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang Propose the process of designing NCL asynchronous circuit from synchronous circuit Proposing the design process of NCL asynchronous cell library Conclusion vii Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang Đối với khối Go to Null, khối để reset ngõ cell giá trị 0, nên cấu trúc khối pmos ghép nối tiếp với nhau: Fgo_to_null (A, B) = 𝐴̅𝐵̅𝐶̅ (5.2) Mơ hình cổng ngưỡng bán tĩnh không cần khối Hold Data Hold Null để trì mức 0, thay vào đó, giá trị giữ cổng đảo yếu Cổng đảo xác định kích thước phương pháp thực nghiệm ứng với cell khác kích thước cổng đảo yếu khác để đủ khả trì mức Vì cổng đảo phản hồi yếu, nên kích thước transistor cổng đảo phải nhỏ kích thước transistor khác Do đó, cặp transistor tạo nên cổng đảo giữ kích thước tiêu chuẩn thay đổi độ rộng transistor lại Giai đoạn phải phối hợp chặt chẽ với giai đoạn mô để kiểm tra hoạt động cell Hình Sơ đồ mạch nguyên lý th33 49 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang 4.2.3 kiểm tra chức cell Sau thiết kế sơ đồ mạch cell, mạch thiết kế mô để kiểm tra chức Nếu kết mơ cell đúng, q trình chuyển sang bước mô để đo điện dung ngõ vào cơng suất rị rỉ Ngược lại, phải kiểm tra lại bước phân tích chức cell Cell th33 có ngõ vào ngưỡng 3, nên có ngõ vào lên mức ngõ chuyển trạng thái lên mức ngõ giữ trạng thái mức ngõ vào xuống mức Vì vậy, mô kiểm tra chức cell qua trường hợp sau Trường hợp: A, B, C cấp Vpulse Hình Mạch testbench th33 Kết kiểm tra chức cell trình bày hình 4.10 Về mặt lý thuyết, ba ngõ vào chuyển đổi lên mức cao ngõ th33 lên mức cao Khi ba ngõ vào chuyển xuống mức thấp ngõ th33 trở thành mức thấp Các hình 4.10 cho thấy cổng th33 hoạt động xác 50 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hồng Trang Hình 10 Kiểm tra chức cell th33 (A, B C kết nối Vpulse) 4.2.4 Đo cơng suất rị rỉ tụ ngõ vào Cơng suất rị rỉ tụ ngõ vào cell đo dựa theo công thức phần 4.1.4 4.2.5 Đặc tính hóa cell cho thư viện bán tĩnh Đặc tính hóa cell bước quan trọng quy trình bước thực việc đo đạc thông số timing (cell rise, cell fall, rise transition, fall transition), cơng suất cell (rise power, fall power) Tồn cell thư viện đo với khoảng Cload input transition (skew) bảng 4.1 Giá trị CLoad xác định dựa mơ hình tương cell thơng số qui trình công nghệ 45nm cho NMOS PMOS, sở giá trị tính tốn này, C Load mở rộng phạm vi để áp dụng tổng quát cho tất cell Giá trị thời gian cạnh lên xuống xung điện áp ngõ vào tính dựa mơ hình Elmore delay phương pháp thực nghiệm Sau đó, mở rộng phạm vi khảo sát để áp dụng chung cho tất cell 51 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang Bảng Các giá trị Cload thời gian cạnh lên xuống Vpulse CLoad (fF) 1.4 Slew Vpulse (ns) 0.01 2.54 4.61 0.0192 0.0368 8.37 15.2 27.6 50.0 0.0707 0.136 0.261 0.5 Dựa theo bảng 4.1, có tất 49 trường hợp Cload slew Vpulse, 49 tác vụ phải thực theo cách thủ cơng khơng có tùy chọn lệnh đủ mạnh giao diện để thực tác vụ lặp lặp lại, nhược điểm lớn ADE Ngồi ra, khơng có phương pháp để đặc tính hóa cell thơng thường theo cách tự động Do đó, phần này, ngơn ngữ Ocean sử dụng để hỗ trợ tự động thực thi mơ Cadence ngơn ngữ script mạnh Ngồi tập lệnh Ocean, công cụ Calculator Virtuoso sử dụng để thực đặc tính hóa cell Tập lệnh Ocean khơng sử dụng để hỗ trợ đo điện dung ngõ vào cơng suất rị rỉ sử dụng để hỗ trợ đo dải giá trị Hình 4.11 kết mơ 49 trường hợp với chân A cấp nguồn xung, chân B C nối GND để đo thông số cell fall, cell rise, rise transition, fall transition, rise power, fall power Tương tự, Hình 4.12 cho thấy kết mơ trường hợp cịn lại Các bảng (từ Bảng 4.2 đến Bảng 4.7) cho thấy thông số mơ hình thời gian cơng suất cell fall, cell rise, rise transition, fall transition, rise power, fall power Hình 11 Kết mơ với chân A cấp Vpulse, B C nối GND 52 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hồng Trang Hình 12 Kết mơ với chân A cấp Vpulse, B C kết nối VDD Bảng Cell fall delay (A = Vpulse, B = GND, C = GND) C(fF) T(ns) 0.0100 0.0192 1.4 2.54 4.61 8.37 15.2 27.6 50.0 0.057335 0.060606 0.060000 0.063192 0.064307 0.067607 0.071266 0.074618 0.082609 0.085956 0.101746 0.104978 0.134322 0.137815 0.0368 0.066901 0.069567 0.073916 0.080879 0.092177 0.111312 0.144125 0.0707 0.078902 0.1360 0.101416 0.2610 0.141574 0.5000 0.212234 0.081589 0.104124 0.144299 0.215210 0.085960 0.108388 0.148808 0.219979 0.092961 0.115366 0.155898 0.227562 0.104219 0.126754 0.167517 0.239401 0.123293 0.145819 0.186392 0.258899 0.155997 0.178639 0.219341 0.292018 Bảng Fall transition (A = Vpulse, B = GND, C = GND) C(fF) T(ns) 0.0100 0.0192 0.0368 0.0707 0.1360 0.2610 0.5000 1.4 2.54 4.61 8.37 15.2 27.6 50.0 0.015137 0.015188 0.015171 0.015296 0.015463 0.016558 0.018681 0.017669 0.017791 0.017641 0.017619 0.018082 0.019220 0.021439 0.022025 0.021978 0.021942 0.021961 0.022168 0.023456 0.025521 0.029284 0.029102 0.029407 0.029109 0.029496 0.030665 0.033141 0.042016 0.041957 0.041960 0.041951 0.041979 0.043696 0.045840 0.065397 0.065518 0.065394 0.065456 0.065662 0.066414 0.068384 0.107153 0.106705 0.108022 0.107997 0.108187 0.108578 0.109852 53 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang Bảng 4 Fall power (A = Vpulse, B = GND, C = GND) C(fF) T(ns) 0.0100 0.0192 0.0368 0.0707 0.1360 0.2610 0.5000 1.4 2.54 4.61 8.37 0.013902 0.013406 0.011967 0.012642 0.013956 0.013894 0.014119 0.014326 0.014380 0.013722 0.014500 0.014025 0.013933 0.014176 0.013600 0.014194 0.013499 0.013401 0.013479 0.013991 0.014295 0.014253 0.013495 0.014320 0.013117 0.013750 0.014123 0.014400 15.2 27.6 50.0 0.014452 0.015386 0.015589 0.014668 0.014985 0.014897 0.014853 0.014709 0.015159 0.014401 0.014743 0.014945 0.014626 0.014866 0.014832 0.014323 0.014653 0.014854 0.014588 0.014762 0.015116 Bảng Cell rise delay (A = Vpulse, B = VCC, C = VCC) C(fF) T(ns) 0.0100 1.4 2.54 4.61 8.37 15.2 27.6 50.0 0.028148 0.030853 0.035427 0.043657 0.058153 0.084239 0.131041 0.0192 0.0368 0.0707 0.1360 0.032218 0.040034 0.055000 0.080761 0.034908 0.042604 0.057588 0.083365 0.039502 0.047213 0.062024 0.087918 0.047691 0.055391 0.070098 0.095897 0.062104 0.070009 0.084805 0.110349 0.088181 0.096188 0.111056 0.136447 0.134538 0.143094 0.158000 0.183608 0.2610 0.123708 0.126451 0.131018 0.139094 0.153485 0.179447 0.225901 0.5000 0.196156 0.199103 0.204068 0.212091 0.226513 0.252735 0.299706 Bảng Rise transition (A = Vpulse, B = VCC, C = VCC) C(fF) T(ns) 0.0100 0.0192 0.0368 1.4 2.54 4.61 8.37 15.2 27.6 50.0 0.012276 0.012348 0.012369 0.015657 0.015576 0.015603 0.021374 0.021446 0.021332 0.031827 0.031795 0.031763 0.050972 0.051005 0.050719 0.086437 0.086529 0.085898 0.151521 0.150661 0.151283 0.0707 0.1360 0.2610 0.012764 0.014621 0.017467 0.016033 0.017837 0.020945 0.021790 0.023186 0.026307 0.031999 0.033260 0.035853 0.051046 0.051467 0.053400 0.086372 0.086964 0.088585 0.151468 0.149707 0.150784 0.5000 0.021595 0.025247 0.031147 0.040324 0.057607 0.090918 0.152751 54 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang Bảng Rise power (A = Vpulse, B = VCC, C = VCC) C(fF) T(ns) 0.0100 0.0192 1.4 2.54 4.61 8.37 0.007886 0.009275 0.007836 0.009837 0.011718 0.011676 0.016902 0.017263 0.025878 0.041512 0.025782 0.041477 0.069711 0.069652 0.0368 0.0707 0.007805 0.007730 0.009795 0.009302 0.017470 0.011857 0.017078 0.017029 0.025729 0.041373 0.025628 0.041294 0.069568 0.069491 0.1360 0.007839 0.009449 0.012150 0.016905 0.025563 0.041186 0.069474 0.2610 0.008062 0.009529 0.012146 0.016961 0.025643 0.041326 0.069511 0.5000 0.008359 0.009816 0.017264 0.025881 0.041539 0.069762 0.012471 15.2 27.6 50.0 4.2.6 Kiểm tra tổng hợp code RTL với thư viện bán tĩnh Ở phần này, module toàn phần sử dụng ví dụ để thử nghiệm hoạt động thư viện Module bao gồm cổng th23 hai cổng th34w2, mơ cách sử dụng công cụ Design Compiler thư viện tạo qui trình đề xuất Các tham số điển hình thư viện nhiệt độ 25 oC, điện áp hoạt động cell 1.25V process ff Hình 13 File netlist sau tổng hợp 55 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hồng Trang Hình 14 Kết tổng hợp diện tích Hình 15 Kết tổng hợp cơng suất Hình 16 Kết tổng hợp delay 56 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hồng Trang 4.3 So sánh qui trình thiết kế thư viện cell NCL đề xuất với qui trình tác giả khác Để cho thấy ưu điểm qui trình thiết kế thư viện NCL đề xuất, tác giả so sánh quy trình với qui trình thiết kế thư viện NCL [29], đồng thời tác giả sử dụng thư viện PDK cơng nghệ để đảm bảo tính tương đối Qui trình [29] thực qua 15 khối chức năng, sử dụng công cụ thương mại, công cụ riêng tác giả script, quy trình đề xuất thực qua khối chức năng, sử dụng cơng cụ thương mại script Do đó, qui trình [29] phức tạp hơn, chức qui trình thực qua cơng cụ riêng tác giả, điều khó khăn cho đọc giả trình cài đặt sử dụng Trong luận văn này, tác giả thực tổng hợp cộng toàn phần 4-bit cách sử dụng thư viện NCL bán tĩnh thư viện NCL [29] Kết so sánh thể bảng 4.8 Về công suất tiêu thụ, công suất cộng tổng hợp thư viện NCL bán tĩnh nhỏ tổng hợp thư viện [29] (giảm khoảng 39%), cell bán tĩnh có cấu trúc cấu trúc tĩnh khối (khối hold null khối hold 1) Điều làm cho thiết kế tổng hợp thư viện NCL bán tĩnh nhỏ kết tổng hợp cách sử dụng NCL tĩnh Ngoài ra, delay, kết tổng hợp cách sử dụng thư viện bán tĩnh luận án lớn so với sử dụng thư viện [29] cell [29] tối ưu qua nhiều công cụ tác giả Các cell thư viện cơng trình [29] có nhiều biến thể cổng, điều kiện hỗ trợ cho công cụ Design Compiler lựa chọn biến thể cổng thích hợp Bảng Kết so sánh toàn phần 4-bit Thiết kế Tổng hợp thư viện bán tĩnh Tổng hợp sử dụng thư viện [29] Diện tích (số transistor) Cơng suất (mW) 1027 0.095 1392 0.1571 Tỉ lệ % công suất giảm so với [29] 39% Delay (ns) 1.04 0.59 57 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang Chương 5: KẾT LUẬN Quy trình thiết kế mạch bất đồng NCL từ mạch đồng phân tích, thử nghiệm kiểm tra với cộng RCA bit Quy trình chuyển đổi giúp đọc giả kiểm chứng điều kiện hồn thành ngõ vào, khả quan sát ngõ mạch Về kết đạt được, kết mô cho thấy cộng RCA bất đồng bit cho kết xác, so sánh với cộng RCA đồng bit Hơn nữa, kết tổng hợp cho thấy cộng RCA bất đồng bit cho kết tốt công suất, cụ thể giảm 62.88% so với công suất cộng RCA đồng bit Quy trình thiết kế thư viện cell chuẩn NCL cho thiết kế mạch bất đồng đề xuất đạt số kết quả: - Tổng hợp thành công mạch bất đồng NCL (Chuyển từ file code verilog sang file netlist, trích xuất thơng số diện tích, cơng suất, tốc độ) - Đạt kết tốt 39% công suất thư viện bán tĩnh so với thư viện [29] - Quy trình đề xuất cịn cho thấy độ phức tạp thấp yêu cầu script [29] yêu cầu script hỗ trợ, ngồi ra, cơng trình [29] cịn sử dụng thêm công cụ riêng tác giả Đây vấn đề khó khăn cho đọc giả có lỗi trình cài đặt cơng cụ đó, việc phụ thuộc vào cơng cụ riêng tác giả làm hạn chế việc phát triển thực cell riêng đọc giả 58 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hồng Trang DANH MỤC CƠNG TRÌNH ĐÃ CƠNG BỐ Tạp chí quốc tế T L Thanh, L T Tri, and T Hoang “A methodology to design static NCL cell libraries”, Journal of Low power electronics and Applications, (SCI Q2), vol 12, pp 1–19, 2022 L T Tri, T L Thanh, and T Hoang “A solution to design semi-static Null Convention Logic Libraries”, International Journal of Circuits, Systems and Signal Processing, (Scopus Q4), vol 15, pp 1666-1675, 2021 T L Thanh, L T Tri, and T Hoang “Low power circuit design using NCL based asynchronous method,” Indonesian Journal of Electrical Engineering and Computer Science, (Scopus Q3), vol 22, no 3, pp 1284–1294, 2021 T L Thanh, L T Tri, and H Trang “Power consumption improvements in AES decryption based on null convention logic,” International Journal of Circuits, Systems and Signal Processing, (Scopus Q4), vol 15, pp 254–264, 2021 Hội nghị quốc tế T L Thanh, L T Tri, and T Hoang "The flow of converting from Synchronous design to Asynchronous Null Convention Logic design Case study of S-box in AES encryption in secure router," in 2020 International Conference on Advanced Computing and Applications (ACOMP), 2020, pp 109-113 59 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang TÀI LIỆU THAM KHẢO [1] S M Nowick and M Singh “Asynchronous design-part 1: Overview and recent advances,” IEEE Design & Test, vol 32, no 3, pp 5–18, Jun 2015 [2] H Gopalakrishnan “Energy Reduction for Asynchronous Circuits in SoC Applications,” Ph.D dissertation, Wright State University, US, 2011 [3] K N Patel and J Diwan “Review of ncl based design,” International Journal For Technological Research In Engineering, vol 5, no 8, pp 3491–3494, 2018 [4] S C Smith and J Di Designing asynchronous circuits using NULL convention logic (NCL) Morgan & Claypool, vol 23, 2009 [5] R B Reese et al., "Uncle - An RTL Approach To Asynchronous Design,” in 2012 IEEE 18th International Symposium on Asynchronous Circuits and Systems, Kgs Lyngby, Denmark, 2012, pp 65-72 [6] K V Berkel et al., "The VLSI-programming language Tangram and its translation into handshake circuits," in Proceedings of the European Conference on Design Automation, Amsterdam, Netherlands, 1991, pp 384-389 [7] D A Edwards and A Bardsley “Balsa: An Asynchronous Hardware Synthesis Language,” The Computer Journal vol 45, no 1, pp 12-18, 2002 [8] J Kessels and A Peeters "The Tangram framework: Asynchronous circuits for low power," in Proceedings of the ASP-DAC 2001 Asia and South Pacific Design Automation Conference 2001 (Cat No.01EX455), Asia and South Pacific, 2001, pp 255260 [9] G Jin et al., "A new description language for datadriven asynchronous circuits and its design flow," in 2009 Pacific-Asia Conference on Circuits, Communications and Systems, PACCS 2009, Chengdu, China, 2009, pp 322-325 [10] M M Kim and P Beckett "Design techniques for NCL-based asynchronous circuits on commercial FPGA," in 2014 17th Euromicro Conference on Digital System Design, Verona, Italy, 2014, pp 451-458 [11] S C Smith "Design of an FPGA logic element for implementing asynchronous NULL convention logic circuits," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol 15, no 6, pp 672-683, Jun 2007 [12] D R Nalubolu Asynchronous designs on FPGA with soft error tolerance for security algorithms-with code University of Texas Pan American, 2009 60 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang [13] J Kim et al., "Static leakage control in null convention logic standard cells in 28 nm UTBB-FDSOI CMOS," in 2015 International SoC Design Conference (ISOCC), Gyeongju, Korea (South), 2015, pp 99-100 [14] M T Moreira et al., "A New CMOS Topology for Low-Voltage Null Convention Logic Gates Design," in 2014 20th IEEE International Symposium on Asynchronous Circuits and Systems, Potsdam, Germany, 2014, pp 93-100 [15] N S Balaneji and S C Smith "Analysis and Design of CMOS Resettable C-Elements," in 2017 IEEE 60th International Midwest Symposium on Circuits and Systems (MWSCAS), Boston, MA, USA, 2017, pp 104-107 [16] F Parsan and S C Smith "CMOS Implementation of Static Threshold Gates with Hysteresis: A New Approach," in 2012 IEEE/IFIP 20th International Conference on VLSI and System-on-Chip (VLSI-SoC), Santa Cruz, CA, USA, 2012, pp 41-45 [17] F Parsan et al., "Gate Mapping Automation for Asynchronous NULL Convention Logic Circuits," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol 22, no 1, pp 99-112, Jan 2014 [18] M T Moreira et al., "Design of ncl gates with the ascend flow," in 2013 IEEE 4th Latin American Symposium on Circuits and Systems (LASCAS), Cusco, Peru, 2013, pp 1-4 [19] B Bhaskaran et al., "Implementation of Design For Test for Asynchronous NCL Designs," in Proceedings of the 2005 International Conference on Computer Design, Las Vegas, Nevada, USA, 2005, pp 78-84 [20] F A Parsan and S C Smith “CMOS implementation comparison of NCL gates,” in 2012 IEEE 55th International Midwest Symposium on Circuits and Systems (MWSCAS), Boise, ID, USA, 2012, pp 394-397 [21] Y Bai and W Kuang “Design of Asynchronous Circuits on FPGAs for Soft Error Tolerance,” in 2011 14th Euromicro Conference on Digital System Design, Oulu, Finland, 2011, pp 247-253 [22] S C Smith and J Di Designing Asynchronous Circuits using NULL Convention Logic (NCL), Morgan & Claypool, 2009 [23] I E Sutherland and J Ebergen.“Computers without Clocks,” Scientific American, vol 287, no 2, pp 62–69, 2002 [24] G E Sobelman and K Fant, “CMOS circuit design of threshold gates with hysteresis,” in 1998 IEEE International Symposium on Circuits and Systems (ISCAS), Monterey, CA, USA, 1998, pp 61-64 61 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang [25] F A Parsan and S C Smith, “CMOS implementation of threshold gates with hysteresis,” in IFIP/IEEE International Conference on Very Large Scale Integration System on a Chip, 2013 [26] C P Taylor "Null Convention Logic Asynchronous Register Full Path Completion Feedback Loop Using Two Stage Voltage Divider," MsC dissertation, Wright State University, US, 2014 [27] C T Dang et al., “Technology Education Challenges and Solution to Design a Process Design Kit for Digital CMOS Technology in Vietnam,” in 2019 19th International Symposium on Communications and Information Technologies (ISCIT), Ho Chi Minh City, Vietnam, 2019, pp 381-385 [28] C H M Oliveira et al., “ASCEnD-FreePDK45: An Open Source Standard Cell Library for Asynchronous Design,” in 2016 IEEE International Conference on Electronics, Circuits and Systems (ICECS), Monte Carlo, Monaco, 2016, pp 652-655 [29] M T Moreira and N L V Calazans “Design of standard-cell libraries for asynchronous circuits with the ASCEnD flow,” in 2013 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), Natal, Brazil, 2013, pp 217-218 [30] J Bhasker and R Chadha Static timing analysis for nanometer designs: A practical approach Springer New York, NY, 2009 [31] B G Fawzy et al., “Strong Indication Full-Adder Circuit for NULL Convention Logic Automation Flows,” in 2018 18th International Symposium on Communications and Information Technologies (ISCIT), Bangkok, 2018, pp 416-421 [32] A Vakil et al., “Comparitive analysis of null convention logic and synchronous CMOS ripple carry adders,” in 2017 Second International Conference on Electrical, Computer and Communication Technologies (ICECCT), 2017, pp 2–6 62 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hồng Trang PHẦN LÝ LỊCH TRÍCH NGANG Họ tên: Trương Trí Lạc Ngày, tháng, năm sinh: 25/08/1998 Nơi sinh: Hồ Chí Minh Địa liên lạc: 666/64/16 đường 3/2, phường 14, quận 10, Hồ Chí Minh Q TRÌNH ĐÀO TẠO 2016-2020 Trường đại học Bách Khoa, Đại học Quốc gia thành phố Hồ Chí Minh Q TRÌNH CƠNG TÁC 2020 Thực tập sinh công ty thiết kế vi mạch Renesas Việt Nam 2020 – Kỹ sư công ty TNHH MTV Uniquify Việt Nam 63