Tổng quan về HDL, VHDL, verilog và thiết kế bộ đếm đến 8 dùng verilog

TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ KHOA ĐIỆN LỜI NĨI ĐẦU Hiện mạch tích hợp ngày thực nhiều chức hơn, chúng ngày trở nên phức tạp Các phương pháp thiết kế mạch truyền thống dùng tối thiểu hoá hàm Boolean hay dùng sơ đồ phần tử khơng cịn đáp ứng u cầu đặt thiết kế Hơn mạch thiết kế yêu cầu phải thử nghiệm kỹ lưỡng trước đưa vào chế tạo hàng loạt Mặt khác cần phải xây dựng tài liệu hướng dẫn vận hành hệ thống hoàn chỉnh dễ hiểu thống Chúng ta làm việc với số chương trình phần mềm hỗ trợ cho việc thực mô tả mạch hay hiểu cách thiết kế mạch Ví dụ: Proteus, HDL,VHDL, Verilog…Trong phần sử dụng hai ngôn ngữ phần cứng chuẩn công nghiệp VHDL Verilog Cả hai ngôn ngữ sử dụng rộng rãi IEE chấp nhận Dưới viết : “Tổng quan HDL, VHDL, Verilog thiết kế đếm đến dùng Verilog” Bài viết giúp hiểu cách tổng quan HDL, VHDL, Verilog biết cách thiết kế đếm đến sử dụng Verilog, thông qua phần mềm Quatus II BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ PHẦN I: KHOA ĐIỆN TỔNG QUAN VỀ HDL VERILOG 1.1.GIỚI THIỆU VỀ HDL VÀ VERILOG: 1.1.1.Lịch sử phát triển HDL: 1.1.2.Giới thiệu HDLs: .6 1.1.3.Verilog HDL: 1.2.NGÔN NGỮ ĐẶC TẢ PHẦN CỨNG (HDL): 1.3.PHƯƠNG PHÁP LUẬN THIẾT KẾ HDL: 1.3.1.Design spelification ( thiết kế ý niệm): 1.3.2.Thiết kế phân hoạch ( design partition): 10 1.3.3.Design Entry: .11 1.3.4.Mô kiểm tra chức ( Simulation and function verification) 12 1.3.5.Thiết kế tích hợp kiểm tra ( design integration and verification) 12 1.3.6.Presynthesis Sign – off: 12 1.3.7.Tổng hợp mức cổng ánh xạ công nghệ (Gate – level synthesis and technology mapping) 13 1.3.8.Thiết kế sau tổng hợp ( Post – synthesis design validation): .13 1.3.9 Kiểm tra thời gian sau tổng hợp ( Post – synthesis timing verification): 15 1.3.10.Kiểm tra sản phẩm mô lỗi ( test generation and fault simulation) .15 1.3.11.Sắp đặt nối dây ( placement ang routing) 15 1.3.12 Kiểm tra vật lý điện ( Physical and electrical design rule checks) 16 1.3.13.Loại bỏ ký sinh ( Parasitic extraction) .17 1.3.14.Design sign – off: .17 1.4.MƠ HÌNH CẤU TRÚC VÀ MƠ HÌNH HÀNH VI TRONG HDLS: 17 1.5.NHỮNG NGUY HIỂM TRONG THIẾT KẾ VERILOG: .18 1.6.MÔ HÌNH CẤU TRÚC CHO MẠCH LUẬN LÝ TỔ HỢP: .19 1.6.1.Mơ hình mạch tổ hợp 19 1.6.2.Mơ hình cấu trúc mạch tổ hợp .19 1.6.3.Verilog primitives 20 1.6.4.Mơ hình cấu trúc Verilog 21 1.6.5.Module ports 22 1.6.6.Quy tắt Verilog 22 1.6.7.Thiết kế từ xuống (top-down) 23 1.6.8.Binary full adder 23 BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ KHOA ĐIỆN 1.6.9.Thiết kế phân cấp tổ chức mã nguồn .24 1.6.10.Mạch cộng 16-bit ripple carry 24 1.6.11.Cây phân cấp mạch cộng 16-bit ripple carry .25 1.6.12.Hiện thực mạch cộng 16-bit ripple carry 25 1.6.13.Vectors Verilog 25 1.7.MÔ PHỎNG LUẬN LÝ, KIỂM CHỨNG THIẾT KẾ VÀ PHƯƠNG PHÁP LUẬN KIỂM TRA .26 1.7.1.Các giá trị luận lý Verilog 26 1.7.2.Phương pháp luận kiểm tra 26 1.8.THỜI GIAN TRỄ TRUYỀN LAN .27 1.8.1.Thời gian trễ truyền lan 27 1.8.2.Các loại trễ lan truyền 28 1.9.MƠ HÌNH BẢNG SỰ THẬT CHO MẠCH LUẬN LÝ TỔ HỢP VÀ TUẦN TỰ VỚI VERILOG 29 1.9.1.Bảng thật verilog 29 PHẦN II: TỔNG QUAN VỀ VHDL .31 2.1 GIỚI THIỆU VỀ NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL .31 2.2 CẤU TRÚC MỘT MÔ HÌNH HỆ THỐNG MƠ TẢ BẰNG VHDL 33 2.2.1 Thực (entity) mơ hình 33 2.2.2.cấu trúc (Arrchitecture) 35 2.2.3 Cấu hình 37 2.2.4 Môi trường kiểm tra 37 2.3 MÔ TẢ HÀNH VI 38 2.4.MÔ TẢ LUỒNG DỮ LIỆU 40 2.5.CHƯƠNG TRÌNH CON VÀ GÓI .41 2.5.1 Thủ tục 41 2.5.2 hàm 44 2.5.3 gói 44 2.6.ĐỐI TƯƠNG DỮ LIỆU ,KIỂU DỮ LIỆU 47 2.6.1 Đối tượng liệu 47 2.6.2 Hằng 47 2.6.3 Biến 47 2.6.4 Tín hiệu 48 2.7 KIỂU DỮ LIỆU .49 2.7.1 Các kiểu liệu tiền định nghĩa 49 BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ KHOA ĐIỆN 2.7.2 Các kiểu liệu vô hướng 50 2.7.3.Kiểu liệt kê 50 2.7.3.1.Kiểu số nguyên 51 2.7.3.3.Kiểu số thực .51 2.7.3.4.Kiểu giá trị đại lượng vật lý 51 2.7.4 Dữ liệu phức hợp 52 2.8 TOÁN TỬ VÀ BIỂU THỨC .52 2.8.1 Toán logic 52 2.8.2.Các phép toán quan hệ 53 2.8.3 Các phép toán dịch 53 2.8.4 Các phép toán cộng trừ hợp 53 2.8.5.Các phép dấu 54 2.8.6.Các phép toán nhân chia ,lấy dư 54 2.8.7 Các phép toán khác 55 CHƯƠNG 3: TỔNG QUAN VỀ FPGA .56 3.1.FPGA LÀ GÌ? .56 3.2 LỊCH SỬ RA ĐỜI FPGA: 58 3.3.ỨNG DỤNG .59 3.4.AI SẢN XUẤT FPGA: 59 3.4.1 ALTERA: .60 3.4.2 Lattice, Actel, Quicklogic .60 3.4.3 Đặc điểm FPGA 60 3.4.4 FPGA HOẠT ĐỘNG NHƯ THẾ NÀO 61 3.4.5 Các chân tính đặc biệt 62 3.4.6 Các chân dành cho người sử dụng .62 3.4.7 Khối logic bên .63 3.4.8.RAM nội : .63 3.5 CẤU TRÚC MỘT FPGA 63 3.5.1 Khối logic FPGA 64 3.6 CÁC PHẦN TỬ TÍCH HỢP SẴN 65 3.6.1.Mô tả ban đầu thiết kế .66 3.6.2.Thực thi 68 3.6.3 Quá trình Nạp (download) lập trình (program) 69 BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ PHẦN I: KHOA ĐIỆN TỔNG QUAN VỀ HDL VERILOG 1.1.Giới thiệu HDL verilog: 1.1.1.Lịch sử phát triển HDL:  ISP (circa 1977) – dự án nghiên cứu CMU (Carnegie Mellon University)  Mô không tổng hợp  Abel (circa 1983) – triển Data-I/O  Mục tiêu dùng cho thiết bị luận lý khả lập trình  Khơng tốt cho máy trạng thái a) Verilog ( circa 1985) – phát triển Gateway ( now Cadence)  Đặc tả đưa từ 1985  Ban đầu phát triển cho mô phỏng, tương tự C Pascal  Hiệu dễ viết  Berkeley phát triển công cụ tổng hợp vào thập niên 80  Được IEEE chuẩn hóa  Verilog standardized (Verilog-1995 standard) BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ KHOA ĐIỆN  Verilog-2001 standard b) VHDL (circa 1987) - DoD sponsored standard  Dưa VHSIC phát triển DARPA  Tương tự Ada (Nhấn mạnh vào tái sử dụng bảo trì)  Ngữ nghĩa mơ rõ ràng  Rất tổng qt dài dịng  Được IEEE chuẩn hóa  VHDL standardized (’87 and ’93)  Cấu trúc nghiêm ngặt 1.1.2.Giới thiệu HDLs: a) HDLs (Hardware Description Languages)  Khơng ngơn ngữ lập trình  Tựa C  Thêm chức mơ hình hóa, mơ chức  Verilog vs VHDL b) Các bước thiết kế HDL  Mơ tả mạch từ khóa  Biên dịch để kiểm tra cú pháp (syntax)  Mô để kiểm tra chức mạch BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ KHOA ĐIỆN 1.1.3.Verilog HDL: a) Verilog ngơn ngữ lớn  Có nhiều tính cho tổng hợp mơ phần cứng  Có thể biểu diễn đặc trưng mức thấp  Transistor  Có thể hoạt động ngơn ngữ lập trình  Cấu trúc lặp  Cấu trúc điều khiển… b) Các công cụ mô chấp nhận tồn khái niệm Verilog c) Các cơng cụ tổng hợp công chấp nhận phần khái niệm Verilog d) Chỉ tập trung nghiên cứu phần  Sử dụng mức thích hợp  Tập trung cấu trúc tổng hợp  Tập trung tránh cấu trúc gây tổng hợp 1.2.Ngôn ngữ đặc tả phần cứng (HDL):  Là ngôn ngữ thuộc lớp ngơn ngữ máy tính ( computer language)  Dùng để miêu tả cấu trúc hoạt động vi mạch  Dùng mô phỏng, kiểm tra hoạt động vi mạch  Biểu diễn hành vi theo thời gian cấu trúc không gian mạch BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ KHOA ĐIỆN  Bao gồm ký hiệu biểu diễn thời trang đồng thời ( time and concurrence)  Ưu điểm:  Dễ quản lý mạch lớn phức tạp  Uyển chuyển độc lậ  p với công nghệ  Cho phép tái sử dụng thiết kế có sẵn  Mạch dược tổng hợp tự động từ đặc tả  VerilogTM & VHDL  Được sử dụng rộng rãi công nghiệp  Theo chuẩn IEEE (Institute of Electrical and Electronics Engineerings)  Được hỗ trợ công cụ tổng hợp ASIC (appilcationspecific integrated circuits) FPGA (field-programmable gate arrays) BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ KHOA ĐIỆN 1.3.Phương pháp luận thiết kế HDL: Kiểm tra: thiết kế yêu cầu chưa? Ánh xạ đặc tả thành thực Chức năng: Hành vi I/O Mức ghi (Kiến trúc) Mức lý luận (Cổng) Mức transistor (Điển tử) Timing: Waveform Behavior  Dưới lưu đồ thiết kế ASICs HDL: BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ KHOA ĐIỆN 1.3.1.Design spelification ( thiết kế ý niệm):  Đặc tả chi tiết:  Chức  Thời gian  Năng lượng tiêu hao BÁO CÁO: THỰC TẬP TỐT NGHIỆP GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI TỬ BÁO CÁO: THỰC TẬP TỐT NGHIỆP KHOA ĐIỆN GVHD:Th.s NGUYỄN VĂN TÙNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ Chương 3: KHOA TỔNG QUAN VỀ FPGA 3.1.FPGA LÀ GÌ?  FPGA (Field-Programmable Gate Array) vi mạch dùng cấu trúc mảng phần tử logic mà người dùng lập trình (những Chip logic số có khả lập trình được) Điều có nghĩa là, bạn lập trình cho chúng thực hầu hết chức kỹ thuật số  Sau quy trình cơng nghệ chung làm việc với FPGA: - Sử dụng máy tính để mơ tả “các chức lơ gíc” mà bạn muốn Bạn cần vẽ sơ đồ, tạo file text mô tả chức - Tiếp theo, dịch “chức lơgíc” máy tính, sử dụng phần mềm nhà sản xuất FPGA cung cấp Nó tạo file nhị phân mà nạp vào FPGA - Nối cáp từ máy tính tới FPGA, nạp file nhị phân vào FPGA - Tất có thế, chíp FPGA thực chức logic mà bạn mong muốn  Ghi nhớ : Bạn nạp cho chip FPGA nhiều lần - khơng có giới hạn - với chức khác lần bạn muốn nạp Nếu bạn phát lỗi thiết kế mình, sửa lỗi đó, dịch lại nạp lại Khơng cần PCB, hàn hay linh kiện để thay đổi Thiết kế chạy nhanh nhiều bạn thiết kế board với linh kiện rời rạc, thứ chạy bên FPGA , phía đế silic 60 TRƯỜNG ĐẠI HỌC CƠNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA - FPGA chức khơng có nguồn cung cấp (giống RAM máy tính) Bạn phải nạp lại chức logíc cho nguồn cấp trở lại Vi mạch FPGA cấu thành từ phận:  - Các khối logic lập trình (logic block) - Hệ thống mạch liên kết lập trình - Khối vào/ra (IO Pads) - Phần tử thiết kế sẵn khác DSP slice, RAM, ROM, nhân vi xử lý  So sánh FPGA với ASIC vi mạch bán dẫn khác: ASIC (Application-Specific Integrated Circuit) vi mạch IC thiết kế dành cho ứng dụng cụ thể:  - FPGA xem loại vi mạch bán dẫn chuyên dụng ASIC, so sánh FPGA với ASIC đặc chế hoàn toàn hay ASIC thiết kế thư viện logic FPGA không đạt đựợc mức độ tối ưu loại này, hạn chế khả thực tác vụ đặc biệt phức tạp, FPGA ưu việt chỗ tái cấu trúc lại sử dụng, công đoạn thiết kế đơn giản chi phí giảm, rút ngắn thời gian đưa sản phẩm vào sử dụng  Còn so sánh với dạng vi mạch bán dẫn lập trình dùng cấu trúc mảng phần tử logic PLA, PAL, CPLD FPGA ưu việt điểm:  Tác vụ tái lập trình FPGA thực đơn giản  Khả lập trình linh động Kiến trúc FPGA cho phép có khả chứa khối lượng lớn cổng logic (logic gate), so với vi mạch bán dẫn lập trình có trước  61 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ  KHOA Thiết kế hay lập trình cho FPGA thực chủ yếu ngôn ngữ mô tả phần cứng HDL VHDL, Verilog, AHDL, hãng sản xuất FPGA lớn Xilinx, Altera thường cung cấp gói phần mềm thiết bị phụ trợ cho q trìnhthiết kế, có số hãng thứ ba cung cấp gói phần mềm kiểu Synopsys, Synplify Các gói phần mềm có khả thực tất bước toàn quy trình thiết kế IC chuẩn với đầu vào mã thiết kế HDL (còn gọi mã RTL) 3.2 LỊCH SỬ RA ĐỜI FPGA:  FPGA thiết kế Ross Freeman, người sáng lập công ty Xilinx vào năm 1984, kiến trúc FPGA cho phép tích hợp số lượng tương đối lớn phần tử bán dẫn vào vi mạch so với kiến trúc trước CPLD FPGA có khả chứa tới từ 100.000 đến hàng vài tỷ cổng logic, CPLD chứa từ 10.000 đến 100.000 cổng logic; số PAL, PLA thấp đạt vài nghìn đến 10.000  CPLD cấu trúc từ số lượng định khối SPLD (Simple programable devices, thuật ngữ chung PAL, PLA) SPLD thường mảng logic AND/OR lập trình có kích thước xác định chứa số lượng hạn chế phần tử nhớ đồng (clocked register) Cấu trúc hạn chế khả thực hàm phức tạp thông thường hiệu suất làm việc vi mạch phụ thuộc vào cấu trúc cụ thể vi mạch vào yêu cầu toán  Kiến trúc FPGA kiến trúc mảng khối logic, khối logic, nhỏ nhiều đem so sánh với khối SPLD, ưu điểm giúp FPGA chứa nhiều phần tử logic phát huy tối đa khả lập trình phần tử logic hệ thống mạch kết nối, để đạt mục đích kiến trúc FPGA phức tạp nhiều so với CPLD 62 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA  Một điểm khác biệt với CPLD FPGA đại tích hợp  nhiều logic số học sơ tối ưu hóa, hỗ trợ RAM, ROM, tốc độ cao, hay nhân cộng (multication and accumulation, MAC), thuật ngữ tiếng Anh DSP slice dùng cho ứng dụng xử lý tín hiệu số DSP  Ngoài khả tái cấu trúc vi mạch tồn cục, số FPGA đại cịn hộ trợ tái cấu trúc cục bộ, tức khả tái cấu trúc phận riêng lẻ đảm bảo hoạt động bình thường cho phận khác 3.3.ỨNG DỤNG  Ứng dụng FPGA bao gồm: xử lý tín hiệu số DSP, hệ thống hàng khơng, vũ trụ, quốc phịng, tiền thiết kế mẫu ASIC (ASIC prototyping), hệ thống điều khiển trực quan, phân tích nhận dạng ảnh, nhận dạng tiếng nói, mật mã học, mơ hình phần cứng máy tính Do tính linh động cao trình thiết kế cho phép FPGA giải lớp toán phức tạp mà trước thực nhờ phần mềm máy tính, nhờ mật độ cổng logic lớn FPGA ứng dụng cho tốn địi hỏi khối lượng tính tốn lớn dùng hệ thống làm việc theo thời gian thực 3.4.Ai sản xuất FPGA:  Hiện giới có cơng ty sản xuất Chip FPGA Hai đại gia chiếm thị phần lớn giới Xilinx Altera  Xilinx tên lớn giới FPGA Nó có xu hướng trở thành nhà dẫn đầu cơng nghệ mật độ tích hợp 63 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA  Altera người khổng lồ thứ hai FPGA, tên tuổi tiếng Ngồi cịn có Lattice, Actel, QuickLogic nhỏ dường khơng có nhiều mạnh đua tốc độ cao  Xilinx vốn đại gia công nghệ silicon Vài điều thiết bị, chip Xilinx: - lớn linh hoạt - Kiến trúc phức tạp  Triết lý chung Xilinx cung cấp tất tính có thể, với chi phí tương đương mức độ phức tạp bổ sung (càng phức tạp, đắt) Nhưng Altera ngược lại 3.4.1 ALTERA:  Các kiến trúc chíp hiệu phức tạp vừa phải  Dễ sử dụng, tính 3.4.2 Lattice, Actel, Quicklogic  Các cơng ty có sản phẩm chun dụng: - Lattice, biết đến nhiều với CPLD, có họ FPGA “ăn liền” - Actel Quicklogic có sản phẩm “chỉ khả lập trình lần” 3.4.3 Đặc điểm FPGA  FPGA công nghệ IC lập trình tiên tiến  Điểm khác biệt FPGA so với IC trước chế tái cấu trúc  FPGA có mật độ tích hợp logic lớn số IC khả trình với số cổng tương đương lên tới hàng trăm nghìn, hàng triệu cổng 64 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA  Thiết kế FPGA thường thực ngôn ngữ HDL  Hiện công nghệ phát triển nhiều công ty bán dẫn lớn Xilinx Altera Mật độ tích hợp số IC thơng dụng 3.4.4 FPGA HOẠT ĐỘNG NHƯ THẾ NÀO  Nguồn cung cấp cho FPGA: 65 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ  KHOA FPGA thường cần điện áp để hoạt động: “điện áp hạt nhân” hai “điện áp vào IO” Mỗi nguồn cấp đưa vào từ chân nguồn riêng rẽ  Nguồn cấp hạt nhân bên (VCC) dùng để cấp nguồn cho cổng logic, FF bên FPGA Nguồn có dải điện áp từ 5V với hệ FPGA cũ, tới 3.3V, 2.5V, 1.8V chí cịn thấp với hệ Nguồn cấp hạt nhân cố định (do dòng FPGA mà bạn sử dụng quy định)  Nguồn cấp vào IO (VCCO/VCCIO) dùng để cấp nguồn cho khối vào (các chân) FPGA Điện cáp phải phù hợp với linh kiện, thiết bị nối với FPGA (thường 3.3V)  Điện áp IO có tên VCCO với Xilinx VCCIO với Altera Thực tế, chip FPGA thân khơng ngăn chặn VCC VCCO/VCCIO giống (ví dụ, chân VCC VCCO/VCCIO nối với nhau) Nhưng FPGA có xu hướng dùng hạt nhân điện áp thấp, nên hai điện áp thường khác 3.4.5 Các chân tính đặc biệt  Các chân FPGA chia thành hai loại chính: “Chân chức đặc biệt” “Chân dành cho người sử dụng”  Khoảng 20 % đến 30% số chân FPGA chân chức Mỗi chân mã hoá chuẩn chức chuyên dụng Các chân chức chia thành loại nhỏ: o Chân nguồn Có thể chân đất chân nguồn (hạt nhân IO) o Chân cấu hình Các chân dùng để nạp cho FPGA o Chân chức vào chân Clock Các chân có khả “điều khiển” mạng rộng dài bên FPGA, thích hợp cho tín hiệu Clock với hệ số phân đầu lớn 66 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA 3.4.6 Các chân dành cho người sử dụng  Phần lớn chân FPGA chân dành cho người sử dụng (gọi IOs, I/Os, user IOs nhận biết dễ dàng)  Chúng ta phải hoàn toàn làm chủ điều khiển user IOs Chúng lập trình thành cổng vào, vào  Mỗi chân IO nối với tế bào IO bên FPGA Tế bào IO cấp nguồn chân VCCO/VCCIO Một FPGA có nhiều chân VCCO/VCCIO, thường tất nối với điện áp Nhưng hệ FPGA có thêm khái niệm “user IO bank” Chúng ta chia IOs thành nhóm, nhóm có điện áp VCCO/VCCIO riêng Điều cho phép việc sử dụng FPGA thiết bị dịch điện áp, hữu ích ví dụ phần board bạn làm việc với điện áp logic 5V phần khác 3.3V 3.4.7 Khối logic bên  FPGA hình thành từ tế bào logic bản, nhân lên hàng trăm hàng nghìn lần Một tế bào logic gồm bảng tra nhỏ, số cổng D-FF Mỗi tế bào nối với tế bào khác thông qua tài nguyên liên kết (dây, ghép đặt xung quanh tế bào  Mỗi tế bào làm số công việc với số lớn tế bào hàm logic phức tạp thực  Các dây liên kết đến biên giới CHIP nơi mà tế bào IO cung cấp nối với chân FPGA 3.4.8.RAM nội :  Sự đời FPGA với nhớ nội tăng cường đáng kể lĩnh vực ứng dụng chúng Trước tiên bắt đầu với RAM “một cổng” (chỉ thông tin đọc viết vào RAM, hoạt động tốt với miền Clk đơn) Hiện nay, Chip có “hai cổng” hay “bốn cổng” (có thể dễ dàng dùng cho liệu vượt qua miền Clk giao nhau) 67 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA 3.5 CẤU TRÚC MỘT FPGA Cấu trúc tổng thể FPGA minh họa hình sau: 3.5.1 Khối logic FPGA  Phần tử FPGA khối logic (logic block) Khối logic cấu thành từ LUT phần tử nhớ đồng flip-flop  LUT (Look up table) khối logic thực hàm logic từ đầu vào, kêt hàm tùy vào mục đích mà gửi ngồi khối logic trực tiếp hay thơng qua phần tử nhớ flip-flop  Nếu nhìn cấu trúc tổng thể mảng LUT ngồi đầu vào kể hỗ trợ thêm đầu vào bổ sung từ khối logic phân bố trước 68 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA sau nâng tổng số đầu vào LUT lên chân Cấu trúc nhằm tăng tốc số học logic  Hệ thống mạch liên kết khối chuyển mạch FPGA Mạng liên kết FPGA cấu thành từ đường kết nối theo hai phương ngang đứng, tùy theo loại FPGA mà đường kết nối chia thành nhóm khác nhau, ví dụ XC4000 Xilinx có loại kết nối: ngắn, dài dài Các đường kết nối nối với thông qua khối chuyển mạch lập trình (programable switch), khối chuyển mạch chứa số lượng nút chuyển lập trình đảm bảo cho dạng liên kết phức tạp khác 3.6 Các phần tử tích hợp sẵn  Ngoài khối logic tùy theo loại FPGA khác mà có phần tử tích hợp thêm khác nhau, ví dụ để thiết kế ứng dụng SoC, dịng Virtex 4,5 Xilinx có chứa nhân sử lý PowerPC, hay Atmel FPSLIC tích hợp nhân ARV…, hay cho ứng dụng xử lý tín hiệu số DSP FPGA tích hợp DSP Slide nhân cộng tốc độ cao, thực hàm A*B+C, ví dụ dịng Virtex Xilinx chứa từ vài chục đến hàng trăm DSP slices với A, B, C 18-bit 69 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA 3.6.1.Mô tả ban đầu thiết kế  Khi xây dựng chip khả trình (FPGA) với ý nghĩa dành cho ứng dụng riêng biệt, xuất phát từ ứng dụng thực tiễn sống, đặt yêu cầu phải thiết kế IC thực tối ưu ứng dụng Bước quy trình thiết kế có nhiệm vụ tiếp nhận yêu cầu thiết kế xây dựng nên kiến trúc tổng quát thiết kế 70 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA a) Mô tả thiết kế: Trong bước này, từ yêu cầu thiết kế dựa khả cơng nghệ có, người thiết kế kiến trúc xây dựng nên toàn kiến trúc tổng quan cho thiết kế Nghĩa bước người thiết kế kiến trúc phải mô tả vấn đề sau:  Thiết kế có khối nào?  Mỗi khối có chức gì?  Hoạt động thiết kế khối ?  Phân tích kỹ thuật sử dụng thiết kế công cụ, phần mềm hỗ trợ thiết kế  Một thiết kế mơ tả sử dụng ngôn ngữ mô tả phần cứng, VHDL hay Verilog HDL mơ tả qua vẽ mạch (schematic capture) Một thiết kế vừa bao gồm vẽ mạch mô tả sơ đồ khối chung, vừa dùng ngơn ngữ HDL để mơ tả chi tiết cho khối sơ đồ * Mô chức (Function simulation): sau mô tả thiết kế, người thiết kế cần mô tổng thể thiết kế mặt chức để kiểm tra thiết kế có hoạt động với chức yêu cầu * Tổng hợp logic (Logic Synthesis): tổng hợp logic q trình tổng hợp mơ tả thiết kế thành sơ đồ bố trí mạch (netlist) Q trình chia thành bước: chuyển đổi mã RTL, mã HDL thành mô tả dạng biểu thức đại số Boolean dựa biểu thức kết hợp với thư viện tế bào chuẩn sẵn có để tổng hợp nên thiết kế tối ưu * Hiệu chỉnh kết nối (Datapath Schematic): nhập netlist ràng buộc thời gian vào cơng cụ phân tích thời gian (timing analysic) Cơng cụ phân tích tách rời tất kết nối thiết kế, tính thời gian trễ kết nối dựa ràng buộc Dựa kết phân tích (report) cơng cụ phân tích, xác định kết nối khơng thỏa mãn thời 71 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA gian Tùy theo nguyên nhân dẫn đến khơng thỏa mãn mà ta viết lại mã tiến hành lại tổng hợp logic hiệu chỉnh lại ràng buộc 3.6.2.Thực thi  Ta có sơ đồ bố trí netlist mơ tả tổng thể thiết kế mức cổng (chỉ gồm cổng logic mạch logic khác như: MUX) Quá trình đặt sơ đồ netlist lên chip, gọi trình thực thi (Device Implementation) - Quá trình gồm bước: * Ánh xạ (mapping hay gọi fitting - ăn khớp): chuẩn bị liệu đầu vào, xác định kích thước khối Các khối phải phù hợp với cấu trúc tế bào FPGA (gồm nhiều cổng logic) đặt chúng vào vị trí tối ưu cho việc chạy dây * Đặt khối định tuyến (Place & Route):  Đặt khối: đặt khối ánh xạ vào tế bào (cell) vị trí tối ưu cho việc chạy dây 72 TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI ĐIỆN TỬ KHOA  Định tuyến: bước thực việc nối dây tế bào - Để thực việc này, cần có thơng tin sau:  Các thông tin vật lý thư viện tế bào, ví dụ kích thước tế bào, điểm để kết nối, định thời, trở ngại dây  Một netlist tổng hợp chi tiết instance mối quan hệ kết nối bao gồm đường dẫn bị hạn chế thiết kế  Tất yêu cầu tiến trình cho lớp kết nối, bao gồm luật thiết kế cho lớp chạy dây, trở kháng điện dung, tiêu thụ lượng, luật dẫn điện lớp 3.6.3 Quá trình Nạp (download) lập trình (program) - Sau trình thực hiện, thiết kế cần nạp vào FPGA dạng dịng bit (bit stream) - Q trình nạp thiết kế (download) vào FPGA thường nạp vào nhớ bay hơi, ví dụ SRAM Thơng tin cấu hình nạp vào nhớ Dòng bit truyền lúc mang thông tin định nghĩa khối logic kết nối thiết kế Tuy nhiên, lưu ý rằng, SRAM liệu nguồn nên thiết kế không lưu đến phiên làm việc - Lập trình (program) thuật ngữ để mơ tả q trình nạp chương trình cho nhớ khơng bay hơi, ví dụ PROM Như vậy, thơng tin cấu hình lưu trữ nguồn 73 ... xuất thiết bị nhiều nhà cung cấp công cụ thiết kế mô hệ thống  Thứ hai khả hỗ trợ nhiều công nghệ phương pháp thiết kế VHDL cho phép thiết kế nhiều phương pháp ví dụ phương pháp thiết kế từ... VHDL Các kết mô tả hệ thống trao đổi nhà thiết kế sử dụng công cụ thiết kế khác tuân theo tiêu chuẩn VHDL Cũng nhóm thiết kế trao đổi mơ tả mức cao hệ thống hệ thống lớn (trong hệ thiết kế độc... 1.6.7 .Thiết kế từ xuống (top-down) a) Hệ thống phức tạp phân chia thành đơn vị chức nhỏ  Dễ thiết kế  Dễ kiểm tra b) Các module lồng Verilog hỗ trợ thiết kế từ xuống c) Module tham khảo đến module