TỔNG QUAN VỀ HDL, VHDL, VERILOG VÀ THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG
Trang 1BỘ CÔNG THƯƠNG TRƯỜNG ĐẠI HỌC KINH TẾ - KỸ THUẬT CÔNG NGHIỆP
KHOA ĐIỆN - ĐIỆN TỬ
THỰC TẬP NÂNG CAO HDL
Đề Tài: Tổng quan về HDL, VHDL, Verilog và thiết kế
bộ giải mã dùng verilog
Giảng viên hướng dẫn : Chử Đức Hoàng
Sinh viên thực hiện : Phạm Tiến Đại
Trang 2MỤC LỤC
LỜI NÓI ĐẦU 3
TỔNG QUAN VỀ HDL, VHDL, VERILOG VÀ THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG 4
PHẦN I: TỔNG QUAN VỀ HDL VERILOG 4
1.6.7.Thiết kế từ trên xuống (top-down) 20
PHẦN II: TỔNG QUAN VỀ VHDL 28
2.1 Giới thiệu về ngôn ngữ mô tả phần cứng VHDL .28
2.2 Cấu trúc một mô hình hệ thống mô tả bằng VHDL 30
2.2.1 Thực thế (entity) của mô hình 30
2.2.2 Kiến trúc của mô hình .32
PHẦN III: THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG 34
3.1 Ví dụ 1: Thiết kế mạch giải mã 3 sang 8 34
3.2 Ví dụ 2 : Thiết kế mạch giải mã 4 sang 16 41
KẾT LUẬN 46
Trang 3LỜI NÓI ĐẦU
Hiện nay các mạch tích hợp ngày càng thực hiện được nhiều chức năng hơn, do đó chúng ngày càng trở nên phức tạp hơn Các phương pháp thiết kế mạch truyền thống như dùng tối thiểu hoá hàm Boolean hay dùng sơ đồ các phần tử không còn đáp ứng được các yêu cầu đặt ra khi thiết kế Hơn nữa các mạch thiết kế ra yêu cầu phải được thử nghiệm kỹ lưỡng trước khi đưa vào chế tạo hàng loạt
Trang 4Mặt khác cần phải xây dựng một bộ tài liệu hướng dẫn vận hành hệ thống hoàn chỉnh dễ hiểu và thống nhất Chúng ta đã làm việc với một số chương trình phần mềm hỗ trợ cho việc thực hiện mô tả mạch hay hiểu được cách thiết kế mạch Ví dụ: Proteus, HDL,VHDL, Verilog…Trong phần này chúng ta sử dụng hai ngôn ngữ phần cứng chuẩn công nghiệp là VHDL và Verilog Cả hai ngôn ngữ này đều được sử dụng rộng rãi và đã được IEE chấp nhận
Dưới đây là bài viết : “Tổng quan về HDL, VHDL, Verilog và thiết kế
bộ giải mã dùng Verilog” Bài viết này sẽ giúp chúng ta hiểu một cách tổng quan nhất về HDL, VHDL, Verilog và biết cách thiết kế một bộ giải mã sử dụng Verilog, thông qua phần mềm Quatus II
TỔNG QUAN VỀ HDL, VHDL, VERILOG VÀ THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG
PHẦN I: TỔNG QUAN VỀ HDL VERILOG.
1.1 Giới thiệu về HDL và verilog:
1.1.1 Lịch sử phát triển HDL:
Trang 5a) ISP (circa 1977) – dự án nghiên cứu CMU (Carnegie Mellon University)
Mô phỏng nhưng không tổng hợp
b) Abel (circa 1983) – được triển bởi Data-I/O
Mục tiêu dùng cho các thiết bị luận lý khả lập trình
Không tốt cho máy trạng thái
c) Verilog ( circa 1985) – phát triển bởi Gateway ( now Cadence)
Đặc tả được đưa ra từ 1985
Ban đầu được phát triển cho mô phỏng, tương tự C và Pascal
Hiệu quả và dễ viết
Berkeley phát triển công cụ tổng hợp vào thập niên 80
Được IEEE chuẩn hóa
• Verilog standardized (Verilog-1995 standard)
• Verilog-2001 standard
d) VHDL (circa 1987) - DoD sponsored standard
Dưa trên VHSIC phát triển bởi DARPA
Tương tự như Ada (Nhấn mạnh vào tái sử dụng và bảo trì)
Ngữ nghĩa phỏng mô rõ ràng
Rất tổng quát nhưng dài dòng
Được IEEE chuẩn hóa
Biên dịch để kiểm tra cú pháp (syntax)
Mô phỏng để kiểm tra chức năng của mạch
1.1.3 Verilog HDL:
a) Verilog là một ngôn ngữ lớn
Có nhiều tính năng cho tổng hợp và mô phỏng phần cứng
Có thể biểu diễn những đặc trưng mức thấp
• Transistor
Có thể hoạt động như ngôn ngữ lập trình
• Cấu trúc lặp
Trang 6• Cấu trúc điều khiển….
b) Các công cụ mô phỏng chấp nhận toàn bộ khái niệm của Verilog
c) Các công cụ tổng hợp công chỉ chấp nhận một phần các khái niệm của
Verilog
d) Chỉ tập trung nghiên cứu một phần
Sử dụng ở một mức thích hợp
Tập trung trên những cấu trúc tổng hợp được
Tập trung tránh những cấu trúc gây khi tổng hợp
1.2 Ngôn ngữ đặc tả phần cứng (HDL):
Là ngôn ngữ thuộc lớp ngôn ngữ máy tính ( computer language)
Dùng để miêu tả cấu trúc và hoạt động của một vi mạch
Dùng mô phỏng, kiểm tra hoạt động của vi mạch
Biểu diễn hành vi theo thời gian và cấu trúc không gian của mạch
Bao gồm những ký hiệu biểu diễn thời trang và sự đồng thời ( time and concurrence)
Ưu điểm:
Dễ quản lý những mạch lớn và phức tạp
Uyển chuyển và độc lập với công nghệ
Cho phép tái sử dụng những thiết kế đã có sẵn
Mạch có thể dược tổng hợp tự động từ đặc tả
VerilogTM & VHDL
Được sử dụng rộng rãi trong công nghiệp
Theo chuẩn IEEE (Institute of Electrical and Electronics Engineerings)
Được hỗ trợ bởi các công cụ tổng hợp ASIC (appilcationspecific integrated circuits) và FPGA (field-programmable gate arrays)
Trang 71.3 Phương pháp luận thiết kế HDL:
Kiểm tra: thiết kế đã đúng yêu cầu chưa? Ánh xạ đặc tả thành các hiện thực
Trang 8 Dưới đây là lưu đồ thiết kế ASICs bằng HDL:
1.3.1 Design spelification ( thiết kế ý niệm):
Đặc tả chi tiết:
Trang 9 Chức năng.
Thời gian
Năng lượng tiêu hao
Biểu diễn:
Đồ thị trạng thái ( state transation graph)
Máy trạng thái (algorithmic state machine)
Ngôn ngữ cấp cao: system C , superLog…
1.3.2 Thiết kế phân hoạch ( design partition):
Mạch lớn được phân chia thành các mạch nhỏ hơn
Mỗi mạch nhỏ này được đặc tả bằng HDL
Mỗi mạch nhỏ có thể được tổng hợp trong thời gian chấp nhận được
Phương pháp thiết kế từ trên xuống ( top – down design/ hierarchical design)
Trang 101.3.3 Design Entry:
Đặc tả thiết kế theo một dạng chuẩn
Ngày nay dùng HDL
Mô hình hành vi (behavioral modeling)
Được sử dụng nhiều trong công nghiệp
Chỉ ra mạch sẽ thực hiện chức năng gì
Không cần chỉ ra xây dựng phần cứng như thế nào
Các bước thiết kế dùng mô hình hành vi:
Tạo hành vi nguyên mẫu cho thiết kế
Kiểm tra chức năng: Sử dụng những công cụ tổng hợp tối
ưu và ánh xạ thiết kế vào một công nghệ
1.3.4 Mô phỏng và kiểm tra chức năng ( Simulation and function
verification).
Trang 11 Quay về bước 3 nếu phát hiện lỗi.
Ba bước tiến hành kiểm tra
Lập kế hoạch kiểm tra: chức năng nào cần kiểm tra và kiểm ra thế nào?
Thiết kế mẫu kiểm tra ( testbench)
Thực hiện kiểm tra
1.3.5 Thiết kế tích hợp và kiểm tra ( design integration and verification)
Các mạch nhỏ được tích hợp lại và kiểm tra
1.3.6 Presynthesis Sign – off:
Bảo đảm tất cả các chức năng được thể hiện trong testbench
Bảo đảm những khác biệt giữa các chức năng biểu diễn bằng mô hình hành vi và thiết kế được giải quyết hoàn toàn
Trang 12 Sign – off được thực hiện sau khi tất cả các lỗi chức năng đã giải quyết xong.
1.3.7 Tổng hợp mức cổng và ánh xạ công nghệ (Gate – level synthesis and
1.3.8 Thiết kế sau tổng hợp ( Post – synthesis design validation):
Bộ so sánh được thực hiện bằng phần mềm hoặc bằng đồ họa
Tìm hiểu và giải quyết sự khác biệt một cách cẩn thận
Trang 13 Verilog behavioral description: Phần mô tả hành vi của verilog.
Logic Synthesis: logic tổng hợp
Gate – level description: Phần mô tả mức cổng
Stimulus generation: máy kích thích
Testbench for post – synthesis design validation: Mẫu kiểm tra cho thiết kế sau tổng hợp
Response Comparation: Đáp ứng lại sự so sánh
Check signal: Kiểm tra tín hiệu
Trang 141.3.9 Kiểm tra thời gian sau tổng hợp ( Post – synthesis timing
Thực hiện tổng hợp lại nếu thời gian không phù hợp với thiết kế
Thay đổi kích thước transitor
Thay đổi kiến trúc mạch
Thay đổi công nghệ
Trang 15 Sắp xếp các linh kiện (cell) lên một vùng giới hạn và kết nối các đường tín hiệu giữa chúng.
Chèn tín hiệu clock vào mạch sao cho không xảy ra lệch xung clock ( clock skew)
checks).
Layout vật lý của thiết kế phải được kiểm tra các ràng buộc
Độ dày vật liệu ( material width)
Trang 16 Nhiễu.
Tiêu hao năng lượng
Điện dung ký sinh ( Parasitic capacitance)
Không có trong thiết kế
Ảnh hưởng xấu đến hoạt động của mạch
Làm giảm băng thông
Sử dụng phần mềm để tạo ra các kiểm tra chính xác về các đặc tính điện và thời gian ( electrical characteristics and timing performance)
Các ràng buộc được thỏa mãn
Đặc tả bao gồm hình dạng hình học cho quá trình sản xuất
Các tài nguyên được mở rộng để chip sản xuất ra thỏa mãn thiết
kế về hiệu suất và chức năng
1.4 Mô hình cấu trúc và mô hình hành vi trong HDLs:
a) Cấu trúc (Structural) chỉ tra cấu trúc phần cứng thật sự của mạch
Mức trừu tượng thấp
• Các cổng cơ bản ( ví dụ and, or, not)
• Cấu trúc phân cấp thông qua các module
Tương tự lập trình hợp ngữ
b) Hành vi (Behavioral) chỉ ra hoạt động của mạch
trên các bits
Trang 17 Mức trừu tượng cao hơn
• Biểu diễn bằng các biểu thức (ví dụ out = (a & b) | c)
• Không phải tất cả các đặc tả hành đều tổng hợp được
Không sử dụng: + - * / % > >= < <= >> <<
1.5 Những nguy hiểm trong thiết kế Verilog:
Chương trình tuần tự, bộ tổng hợp có thể sẽ phải thêm phần nhiều chi tiết cứng
Cần một bộ priority encoder
Nếu song song những chương trình song, có thể có trạng thái không xác định
Nhiều khối “always”, khối nào thực thi trước?
Tạo ra nhiều trạng thái không dự dịnh trước
• Các biểu thức Boolean đơn giản
• Mô hình chuyển đổi mức thanh ghi ( Register Transfer Level – RTL)
Trang 18 Primitives là các đối tượng cơ bản có thể được sử dụng trong thiết kế
26 đối tượng chức năng được định nghĩa trước
Trang 191.6.4 Mô hình cấu trúc trong Verilog
Ví dụ:
Trang 201.6.5 Module ports
a) Giao tiếp với “môi trường” bên ngoài
b) Kiểu của port quyết định chiều truyền liệu
1.6.6 Quy tắt trong Verilog
Phân biệt chữ hoa thường (Case sensitive)
Identifier: a-z, A-Z, 0-9, ‘_’ và ‘$’
Tên biến không được bắt đầu bằng ‘$’ hay ký số và có thể tối đa là
Có thể viết các phát biểu trên một dòng hay nhiều dòng
1.6.7 Thiết kế từ trên xuống (top-down)
a) Hệ thống phức tạp được phân chia thành những đơn vị chức năng nhỏ hơn
Dễ thiết kế
Dễ kiểm tra
b) Các module lồng nhau trong Verilog hỗ trợ thiết kế từ trên xuống
Trang 21c) Module tham khảo đến module khác được gọi là module “cha”, module được module khác tham khảo đến gọi là module “con”
d) Độ sâu của các module lồng nhau không giới hạn
e) Mỗi module con phải có tên duy nhất trong phạm vi module cha (trừ các primitives)
1.6.8 Binary full adder
1.6.9 Thiết kế phân cấp và tổ chức mã nguồn
Top-level module là module ở cấp cao nhhất
Module ở mức thấp nhất
Trang 22• Chứa các primitives
• Các module không phân chia nhỏ hơn
Tất cả các module được đặt trong một hay nhiều tập tin khác nhau
Công cụ mô phỏng tích hợp các module từ các tập tin
1.6.10 Mạch cộng 16-bit ripple carry
1.6.11 Cây phân cấp mạch cộng 16-bit ripple carry.
Trang 231.6.12 Hiện thực mạch cộng 16-bit ripple carry.
1.6.13 Vectors trong Verilog.
Trang 24 Một vector được biểu diễn bằng ngoặc vuông chứa dãy liên tiếp các bit
• sum[3:0] vector sum kích thước 4 bit
Bit trái nhất là MSB
Bit phải nhất là LSB
Có thể truy xuất từng bit hay từng dãy bit trong vector
• sum[1] bit thứ 2 từ phải sang của sum
• sum[2:1] bit thứ 2 và 3 từ phải sang của sum
sum[4] giá trị x (không xác định)
Có thể gán, so sánh 2 vector với nhau
1.7 Mô phỏng luận lý, kiểm chứng thiết kế và phương
pháp luận kiểm tra
1.7.1 Các giá trị luận lý trong Verilog.
Trang 251.7.2 Phương pháp luận kiểm tra.
a) Kiểm tra mạch thực hiện đúng chức năng
Kiểm tra ngẫu nhiên phức tạp và không chính xác
Cần lập kế hoạch kiểm tra tỉ mỉ
• Kiểm tra mạch lớn
b) Kiểm tra tất cả các trường hợp
Mạch cộng 16 bit cần kiểm tra 223 trường hợp
Kiểm tra phân cấp
half_adder
full_adder
Add_rca_4 cần kiểm tra 29 trường hợp
Chọn một số trường hợp để kiểm tra kết nối của các
Add_rca_4 trong Add_rca_16
Kiểm tra theo chiều ngược so với cây phân cấp thiết kế
1.8 Thời gian trễ truyền lan.
1.8.1 Thời gian trễ truyền lan.
Ngõ vào thay đổi ngõ ra không thay đổi ngay lập tức
Các phần tử cơ bản của verilog có thời gian trễ là 0
Trang 26 Các vi mạch thực tế được sản xuất dựa trên các thư viện chuẩn được định nghĩa trước
Người thiết kế chỉ quan tâm đến tính đúng đắn của mạch
Sử dụng các công cụ tổng hợp để hiện thực các thiết kế thỏa mãn các ràng buộc thời gian
‘timescale <time_unit base>/<precision base>
• Chỉ thị biên dịch
• Chỉ ra đơn vị thời gian và độ chính xác thời gian trễ
• Phải được khai báo trước khi các module
Ví dụ: Timecase
1.8.2 Các loại trễ lan truyền.
Trễ quán tính (inertial delay)
Trang 27 Trễ truyền (transport delay)
• Gây ra do các dây nối
• 0.033ns/1cm
• Có thể bỏ qua
• wire #2 long_wire
1.9 Mô hình bảng sự thật cho mạch luận lý tổ hợp và
tuần tự với verilog.
1.9.1 Bảng sự thật trong verilog.
Table
Ngõ ra phải có kiểu vô hướng (scalar)
Dùng kí hiệu ‘?’ thay cho 0, 1, x
Thứ tự các cột trong <input_list> tương ứng với thứ tự trong khai báo input của module
Mạch tổ hợp
• <input_list>:<output>
Mạch tuần tự
• <input_list>:<state>:<output/next_state>
• Ngõ ra phải được khai báo kiểu thanh ghi
• Dùng kí hiệu ‘-’ biểu diễn ngõ ra không thay đổi
Trang 28
PHẦN II: TỔNG QUAN VỀ VHDL
2.1 Giới thiệu về ngôn ngữ mô tả phần cứng VHDL
VHDL là ngôn ngữ mô tả phần cứng cho các mạch tích hợp tốc độ cao, là một loại ngôn ngữ mô tả phần cứng được phát triển cho chương trình VHSIC ( Very High Speed Itergrated Circuit) của bộ quốc phòng Mỹ Mục tiêu của việc phát triển VHDL là có được một ngôn ngữ mô phỏng phần cứng tiêu chuẩn và thống nhất cho phép thử nghiệm các hệ thống số nhanh hơn cũng như cho phép dễ dàng đưa các hệ thống đó vào ứng dụng trong thực tế
VHDL được phát triển như một ngôn ngữ độc lập không gắn với bất
kỳ một phương pháp thiết kế, một bộ mô tả hay công nghệ phần cứng nào Người thiết kế có thể tự do lựa chọn công nghệ, phương pháp thiết kế trong khi chỉ sử dụng một ngôn ngữ duy nhất Và khi đem so sánh với các ngôn ngữ mô phỏng phần cứng khác đã kể ra ở trên ta thấy VHDL có một số ưu điểm hơn hẳn các ngôn ngữ khác:
Thứ nhất là tính công cộng: VHDL được phát triển dưới sự bảo trợ
của chính phủ Mỹ và hiện nay là một tiêu chuẩn của IEEE VHDL được sự hỗ trợ của nhiều nhà sản xuất thiết bị cũng như nhiều nhà cung cấp công cụ thiết kế mô phỏng hệ thống
Trang 29 Thứ hai là khả năng hỗ trợ nhiều công nghệ và phương pháp thiết
kế VHDL cho phép thiết kế bằng nhiều phương pháp ví dụ phương pháp thiết kế từ trên xuống, hay từ dưới lên dựa vào các thư viện sẵn
có VHDL cũng hỗ trợ cho nhiều loại công cụ xây dựng mạch như
sử dụng công nghệ đồng bộ hay không đồng bộ, sử dụng ma trận lập trình được hay sử dụng mảng ngẫu nhiên
Thứ ba là tính độc lập với công nghệ: VHDL hoàn toàn độc lập với
công nghệ chế tạo phần cứng Một mô tả hệ thống dùng VHDL thiết
kế ở mức cổng có thể được chuyển thành các bản tổng hợp mạch khác nhau tuỳ thuộc công nghệ chế tạo phần cứng mới ra đời nó có thể được áp dụng ngay cho các hệ thống đã thiết kế
Thứ tư là khả năng mô tả mở rộng: VHDL cho phép mô tả hoạt động
của phần cứng từ mức hệ thống số cho đến mức cổng VHDL có khả năng mô tả hoạt động của hệ thống trên nhiều mức nhưng chỉ sử dụng một cú pháp chặt chẽ thống nhất cho mọi mức Như thế ta có thể mô phỏng một bản thiết kế bao gồm cả các hệ con được mô tả chi tiết
Thứ năm là khả năng trao đổi kết quả: Vì VHDL là một tiêu chuẩn
được chấp nhận, nên một mô hình VHDL có thể chạy trên mọi bộ mô
tả đáp ứng được tiêu chuẩn VHDL Các kết quả mô tả hệ thống có thể được trao đổi giữa các nhà thiết kế sử dụng công cụ thiết kế khác nhau nhưng cùng tuân theo tiêu chuẩn VHDL Cũng như một nhóm