Bài giảng Điều khiển nhúng - Chương 2: Ngôn ngữ VERILOG cung cấp cho người học các kiến thức: Giới thiệu, thiết kế phân cấp, VERILOG HDL, phép gán, toán tử, phát biểu có điều kiện,... Mời các bạn cùng tham khảo nội dung chi tiết.
Chương NGÔN NGỮ VERILOG I GIỚI THIỆU 1.1 Ngôn ngữ mô tả phần cứng HDL (Hardware Description Language) - Thiết kế mạch số (1950’s, 1980’s): vẽ mạch schematic -> lựa chọn linh kiện -> thi công - Mạch schematic gồm có: • Phần tử (component): Cổng (Gate), Điện trở, (LEDs, LCD) Chips,… • Dây kết nối phần tử • Input, Output -> xem mạch schematic phần tử -> kết nối phân cấp Trường ĐH Bách Khoa TP.HCM 1950’s 1980’s I GIỚI THIỆU 1.1 Ngôn ngữ mô tả phần cứng HDL (Hardware Description Language) - Thiết kế mạch số (1995’s ->): vẽ mạch schematic -> hồn tất - Hai ngơn ngữ phổ biến: Verilog HDL (1984) VHDL (1980) - Được sử dụng rộng rãi thiết kế mô mạch số mức độ ghi (register-transfer level) - Một thiết kế HDL bao gồm nhiều module, module chứa nhiều phân cấp giao tiếp với module khác thông qua tập input, output, bidirectional port Trường ĐH Bách Khoa TP.HCM 1995’s I GIỚI THIỆU 1.2 Ưu điểm HDL so với Schematic: - Xây dựng lưu trữ HDL file - Các file đóng gói xử lý cơng cụ: • Design: Viết HDL, vẽ sơ đồ • Synthesis: lựa chọn phần tử, tối ưu logic, ước lượng thời gian • Implementation: gán chân, lập trình vào FPGA - Dễ dàng thay đổi, chỉnh sửa thiết kế mà không cần thay đổi phần cứng - Đáp ứng yêu cầu thiết kế phức tạp Trường ĐH Bách Khoa TP.HCM II THIẾT KẾ PHÂN CẤP 2.1 Các mô tả (abstraction) thiết kế phần cứng: - Mô tả cấu trúc (Structural modeling) - Mơ tả dòng liệu (Dataflow modeling) - Mơ tả hành vi (Behavioral modeling) Trường ĐH Bách Khoa TP.HCM II THIẾT KẾ PHÂN CẤP 2.1 Các mô tả (abstraction) thiết kế phần cứng: - Mô tả cấu trúc (Structural modeling) - Mơ tả dòng liệu (Dataflow modeling) - Mô tả hành vi (Behavioral modeling) Trường ĐH Bách Khoa TP.HCM II THIẾT KẾ PHÂN CẤP 2.2 Khác Mô tả cấu trúc với Mô tả hành vi: - Mô tả hành vi (Behavioral modeling): diễn tả chuyện xảy với Q, Qbar theo hàm Rbar, Sbar - Mô tả cấu trúc (Structural modeling): diễn tả chuyện xảy với Q, Qbar theo hàm netlist gồm phần tử (các cổng) liên kết với - Trong Verilog, module diễn đạt Mơ tả cấu trúc Mô tả hành vi Trường ĐH Bách Khoa TP.HCM II THIẾT KẾ PHÂN CẤP 2.3 Ví dụ: Mơ tả hành vi Trường ĐH Bách Khoa TP.HCM II THIẾT KẾ PHÂN CẤP 2.3 Ví dụ: Mơ tả cấu trúc Trường ĐH Bách Khoa TP.HCM III VERILOG HDL 3.1 Tổng hợp (Synthesis) Mô (Simulation) - Tập trung vào mơ viết xác ngơn ngữ Verilog Ghi nhớ: Mơ khơng có nghĩa thi công Trường ĐH Bách Khoa TP.HCM 10 V TỐN TỬ (OPERATOR) 5.2 Ví dụ: reg [5:0] A = 6′b101111; reg [5:0] B, C; B = A >> 2; B = A>>>2; gia su reg signed [5:0] B; C = A + B; C = A & B; C = {A[2:1], B[2:0]}; assign out = &A; assign out = A[1] ? (A[0] ? B[1] : B[2]) : B[0]; C = out ? A : C; Trường ĐH Bách Khoa TP.HCM 29 V TỐN TỬ (OPERATOR) 5.2 Ví dụ: reg [5:0] A = 6′b101111; reg [5:0] B, C; B = A >> 2; B = A>>>2; // 6’b001011 // 6’b111011 C = A + B; // 6’b101010 C = A & B; // 6’b101011 C = {A[2:1], B[2:0]}; // 6’b011011 assign out = &A; // A[0]&A[1]&A[2] &A[3]&A[4]&A[5] = assign out = (A[1]) ? ((A[0]) ? B[1] : B[2]) : B[0]; // = C = out ? A : C; // 6′b101111 Trường ĐH Bách Khoa TP.HCM 30 VI PHÁT BIỂU CÓ ĐIỀU KIỆN 6.1 if-then-else: Trường ĐH Bách Khoa TP.HCM 31 VI PHÁT BIỂU CÓ ĐIỀU KIỆN 6.1 if-then-else: Trường ĐH Bách Khoa TP.HCM 32 VI PHÁT BIỂU CÓ ĐIỀU KIỆN 6.2 Case: Trường ĐH Bách Khoa TP.HCM 33 VI PHÁT BIỂU CÓ ĐIỀU KIỆN 6.2 Case: Trường ĐH Bách Khoa TP.HCM 34 VI PHÁT BIỂU CÓ ĐIỀU KIỆN 6.3 Ví dụ: - Dùng tốn hạng điều kiện: module mux_4bits(y, a, b, c, d, sel); input [3:0] a, b, c, d; input [1:0] sel; output [3:0] y; assign y = (sel == 0) ? a : (sel == 1) ? b : (sel == 2) ? c : (sel == 3) ? d : 4'bx; endmodule Trường ĐH Bách Khoa TP.HCM 35 VI PHÁT BIỂU CÓ ĐIỀU KIỆN 6.3 Ví dụ: - Dùng phát biểu if-then-else module mux_4bits(y, a, b, c, d, sel); input [3:0] a, b, c, d; input [1:0] sel output [3:0] y; reg [3:0] y; always @ (a or b or c or d or sel) begin if (sel == 0) y = a; else if (sel == 1) y = b; else if (sel == 2) y = c; else if (sel == 3) y = d; else y = 4'bx; end endmodule Trường ĐH Bách Khoa TP.HCM 36 VI PHÁT BIỂU CÓ ĐIỀU KIỆN 6.3 Ví dụ: - Dùng phát biểu Case module mux_4bits(y, a, b, c, d, sel); input [3:0] a, b, c, d; input [1:0] sel; output [3:0] y; reg [3:0] y; always @ (a or b or c or d or sel) case (sel) 0: y = a; 1: y = b; 2: y = c; 3: y = d; default: y = 4'bx; endcase endmodule Trường ĐH Bách Khoa TP.HCM 37 VI PHÁT BIỂU CĨ ĐIỀU KIỆN 6.3 Ví dụ: - Thực sơ đồ sau dùng phát biểu if-then-else Case Trường ĐH Bách Khoa TP.HCM 38 VI PHÁT BIỂU CÓ ĐIỀU KIỆN 6.4 Một số Flip-Flop tiêu biểu: - D Flip-Flop: module dff (data, clk, q); input data, clk; output q; reg q; always @(posedge clk) q tham số, khai báo module khác -> tín hiệu kết nối cục -> lưu trữ cục bộ, biến cục -> lưu trữ cục module -> mô tả...I GIỚI THIỆU 1.1 Ngôn ngữ mô tả phần cứng HDL (Hardware Description Language) - Thiết kế mạch số (1950’s, 1980’s): vẽ mạch schematic -> lựa chọn linh kiện -> thi cơng - Mạch schematic gồm