Giải pháp tối ưu công suất tiêu thụ cho các kiến trúc mạng trên chip (tt)

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Phan Hải Phong GIẢI PHÁP TỐI ƯU CÔNG SUẤT TIÊU THỤ CHO CÁC KIẾN TRÚC MẠNG TRÊN CHIP Chuyên ngành: Kỹ thuật điện tử Mã số: 62 52 02 03 TĨM TẮT LUẬN ÁN TIẾN SĨ CƠNG NGHỆ ĐIỆN TỬ VIỄN THƠNG Hà Nội – 2017 Cơng trình hồn thành tại: Trường Đại học Cơng nghệ, Đại học Quốc gia Hà Nội Người hướng dẫn khoa học: PGS TS Trần Xuân Tú Phản biện: …………………………………………… Phản biện: …………………………………………… Phản biện: …………………………………………… Luận án bảo vệ trước Hội đồng cấp Đại học Quốc gia chấm luận án tiến sĩ họp tại: vào hồi giờ ngày tháng năm Có thể tìm hiểu luận án tại: - Thư viện Quốc gia Việt Nam - Trung tâm Thông tin - Thư viện, Đại học Quốc gia Hà Nội Mở đầu Kể từ vi mạch tích hợp phát minh vào năm 1958 cơng nghệ vi mạch thực bùng nổ có bước phát triển nhanh chóng quãng thời gian ngắn Trong năm gần đây, kỹ sư thiết cận với việc xây dựng hệ thống chip (SoC: System on Chip ) phức tạp quy trình thiết kế vi mạch theo hướng giảm thiểu lượng tiêu thụ trở thành thách thức lớn Các kỹ sư thiết kế áp dụng nhiều phương pháp khác từ giải pháp phần mềm đến kiến trúc phần cứng bước q trình thiết kế để tối ưu hố lượng tiêu thụ vi mạch Bên cạnh đó, phát triển SoC phức tạp thúc đẩy mơ hình truyền thơng chip phát triển để thay cho mơ hình truyền thơng truyền thống trước Đó mơ hình mạng chip (NoC: Network on Chip ) Tuy nhiên, với gia tăng số lượng lõi IP tích hợp chip lượng cần cung cấp cho NoC chiếm phần lớn lượng tồn hệ thống Chính vậy, việc nghiên cứu phát triển hệ thống mạng chip tiêu thụ lượng hướng nghiên cứu dành nhiều quan tâm Từ phân tích đánh trên, luận án đặt mục tiêu tìm hiểu, nghiên cứu đề xuất giải pháp tối ưu công suất tiêu thụ cho kiến trúc mạng chip Với mục tiêu vậy, luận án tập trung vào số nội dung nghiên cứu cụ thể sau: • Nghiên cứu số vấn đề mơ hình mạng chip như: tơ-pơ mạng, chế truyền thơng, thuật tốn định tuyến, vấn đề điều khiển luồng liệu • Nghiên cứu phương pháp, kỹ thuật ứng dụng để thiết kế vi mạch tích hợp với cơng suất tiêu thụ thấp Tìm hiểu kỹ thuật quy trình thiết kế theo hướng tối ưu hóa lượng tiêu thụ áp dụng cho hệ thống chip, mạng chip • Nghiên cứu, tìm hiểu số kiến trúc số thuật toán định tuyến phát triển gần nhằm giải vấn đề giảm thiểu lượng tiêu thụ cho mạng chip • Đề xuất số giải pháp kỹ thuật để xây dựng mơ hình mạng chip theo hướng tối ưu hóa cơng suất tiêu thụ • Áp dụng giải pháp, kỹ thuật vào mơ hình mạng chip dạng 2D-mesh phát triển Phịng thí nghiệm trọng điểm Hệ thống tích hợp thông minh (SISLAB), Trường Đại học Công nghệ Đánh giá phân tích hiệu giải pháp đề xuất Để đưa giải pháp đắn theo mục tiêu nghiên cứu đề ra, luận án áp dụng phương pháp nghiên cứu sau để tiếp cận, phân tích xây dựng mơ hình phù hợp: • Tìm hiểu tổng quan lý thuyết cơng trình liên quan đến mơ hình mạng chip vấn đề loại mơ hình truyền thơng Đồng thời, tìm hiểu tổng quan lý thuyết kỹ thuật phương pháp tối ưu lượng tiêu thụ thiết kế vi mạch tích hợp Nghiên cứu phương pháp kỹ thuật thiết kế áp dụng để xây dựng mô hình mạng chip theo hướng tối ưu hóa lượng tiêu thụ • Xây dựng phương án nhằm phân tích, đánh giá hoạt động mạng chip mức hệ thống để rút đặc trưng liên quan đến lượng tiêu thụ Từ tìm yếu tố ảnh hưởng đến vấn đề lượng tiêu thụ tồn hệ thống • Đề xuất giải pháp điều khiển phần cứng mức thấp để tối ưu hóa lượng tiêu thụ hệ thống dựa kỹ thuật tiên tiến Mơ hình hố, mơ kiểm chứng kiến trúc đề xuất cách áp dụng lên hệ thống mạng chip dạng 2D-mesh để khẳng định hoạt động mặt chức đề Với kết cụ thể trình bày Chương Chương 4, tầm hiểu biết nghiên cứu sinh, kết luận luận án đạt mục tiêu nghiên cứu đặt Các kết mà luận án đạt tập trung vào ba nội dung sau: • Đề xuất giải pháp dựa phương pháp điều khiển tỷ lệ tần số - điện áp động (DVFS) thuật tốn lơ-gíc mờ để tối ưu lượng tiêu thụ cho kiến trúc truyền thơng mạng chip dạng 2D-mesh • Mơ hình hố thực thi giải pháp đề xuất dạng phần cứng ngôn ngữ mô tả phần cứng VHDL Các khối thành phần giải pháp mô hình hố mức chuyển dịch ghi (RTL: Register Transfer Level ) mô phỏng, kiểm chứng hoạt động lơ-gíc phần mềm mơ ModelSim • Đề xuất phương án cho phép đánh giá hiệu tiêu thụ lượng mạng chip mức hệ thống có áp dụng kỹ thuật điều khiển DVFS khác thông qua tảng ORION, mơ hình cho phép ước lượng lượng tiêu thụ mạng chip với độ xác cao Chương Phương pháp thiết kế vi mạch theo hướng công suất tiêu thụ thấp Chương tập trung vào việc phân tích cụ thể số nguyên nhân gây cơng suất tiêu thụ mạch tích hợp để từ tìm hiểu đánh giá hiệu số phương pháp thiết kế giúp giảm công suất tiêu thụ hệ thống Chương tập trung phân tích tìm hiểu phương pháp thiết kế theo hướng tiết kiệm lượng áp dụng tương đối phổ biến thiết kế vi mạch này, phương pháp điều khiển tỷ lệ điện áp - tần số động (DVFS) Một số cơng trình tiêu biểu việc ứng dụng phương pháp DVFS nhằm giảm lượng tiêu thụ cho hệ thống phân tích nhằm tìm hướng tiếp cận phù hợp cho định hướng nghiên cứu luận án 1.1 Năng lượng tiêu thụ mạch tích hợp Cơng suất tiêu thụ vi mạch bao gồm hai thành phần chính: cơng suất tiêu thụ động (dynamic power) cơng suất tiêu thụ tĩnh (static power) Trong đó, cơng suất tiêu thụ động cơng suất mà vi mạch tiêu thụ tín hiệu mạch có thay đổi giá trị (thay đổi mức lơ-gíc) Cơng suất tiêu thụ tĩnh công suất mà vi mạch tiêu thụ cấp nguồn tín hiệu mạch khơng có thay đổi giá trị 1.1.1 Cơng suất tiêu thụ động Có nhiều nguyên nhân gây công suất tiêu thụ động vi mạch Nguyên nhân ngun nhân cơng suất tiêu thụ gây phóng nạp tụ điện ký sinh đầu cổng lơ-gíc CMOS có thay đổi mức lơ-gíc tín hiệu mạch Công suất gọi công suất chuyển mạch (switching power) 1.1.2 Công suất tiêu thụ tĩnh Trong vi mạch, công suất tiêu thụ tĩnh công suất mà vi mạch tiêu thụ cấp nguồn tín hiệu mạch khơng có thay đổi mặt giá trị Nguyên nhân gây cơng suất tiêu thụ tĩnh xuất dòng điện rò transistor Cùng với phát triển công nghệ bán dẫn kích thước transistor ngày thu nhỏ lại Tuy nhiên, điều lại làm cho dòng rò transistor tăng lên đồng nghĩa với việc công suất tiêu thụ tĩnh ngày tăng 1.2 Một số phương pháp thiết kế vi mạch công suất thấp Như đề cập Mục 1.1.1 Mục 1.1.2, có nhiều phương pháp khác để làm giảm công suất tiêu thụ tĩnh công suất tiêu thụ động vi mạch Tuỳ thuộc vào yêu cầu, mục đích ứng dụng thiết kế vi mạch tuỳ thuộc vào công nghệ bán dẫn dùng để sản xuất vi mạch mà người thiết kế áp dụng nhiều phương pháp khác nhằm làm giảm công suất tiêu thụ cho thiết kế 1.2.1 Phương pháp chặn cấp xung nhịp 1.2.2 Phương pháp thiết kế đa điện áp nguồn Như trình bày Mục 1.1.1, cơng suất tiêu thụ động tỷ lệ với bậc hai điện áp nguồn cung cấp (Vdd ) Vì vậy, cách làm giảm điện áp nguồn cho thành phần vi mạch, ta giảm công suất tiêu thụ động toàn hệ thống 1.2.3 Phương pháp thiết kế đa điện áp ngưỡng Cùng với thu nhỏ kích thước transistor nhờ vào tiến công nghệ bán dẫn việc sử dụng thư viện hỗ trợ đa điện áp ngưỡng VT trở thành cách thức phổ biến nhằm làm giảm dòng điện rò mạch 1.3 Phương pháp thiết kế đa điện áp nguồn Để giảm lượng tiêu thụ vi mạch, nhiều phương pháp thiết kế đưa để làm giảm lượng tiêu thụ tĩnh lượng tiêu thụ động mạch Trong phương pháp này, có hai phương pháp sử dụng nhiều tương đối phổ biến là: chặn cấp nguồn (power gating) thay đổi điện áp nguồn thích nghi (adaptive voltage scaling) 1.3.1 Phương pháp điều khiển tỷ lệ điện áp - tần số động Phương pháp điều khiển tỷ lệ điện áp - tần số động (DVFS) biết đến kỹ thuật phổ biến để quản lý lượng tiêu thụ mức hệ thống Một hệ thống áp dụng phương pháp DVFS xem hệ thống điều khiển vịng kín tần số hoạt động điện áp cung cấp điều chỉnh phụ thuộc vào tải hệ thống Thách thức lớn thiết kế hệ thống có áp dụng kỹ thuật DVFS để đo dự đốn xác thay đổi tải hệ thống nhằm điều chỉnh tần số, điện áp cung cấp cách kịp thời xác Một hệ thống sử dụng phương pháp DVFS để quản lý lượng thường gồm khối mơ tả Hình 1.1 Hiệu tham chiếu Dữ liệu vào Bộ điều khiển Bộ thiết lập Vdd - Fclk Cảm biến Dữ liệu Hệ thống có áp dụng kỹ thuật DVFS Hình 1.1: Mơ hình hệ thống sử dụng phương pháp điều khiển tỷ lệ tần số - điện áp động 1.3.2 Một số thách thức thiết kế đa điện áp nguồn 1.4 Thuật tốn lơ-gíc mờ ứng dụng điều khiển tự động 1.4.1 Giới thiệu chung 1.4.2 Lý thuyết mờ Tập mờ Tập kinh điển Khái niệm tập hợp dựa tảng lơ-gíc định nghĩa xếp chung đối tượng có tính chất gọi phần tử tập hợp Định nghĩa tập mờ Lơ-gíc mờ Khái niệm Lơ-gíc mờ (fuzzy logic) phát triển từ lý thuyết tập mờ để thực lập luận cách xấp xỉ thay lập luận xác theo lơ-gíc cổ điển Độ đắn lơ-gíc mờ biểu diễn độ liên thuộc với tập định nghĩa không rõ ràng, khả xảy biến cố hay điều kiện Thiết kế hệ thống mờ Để thiết lập hệ thống mờ hoàn chỉnh, cần xây dựng thành phần hệ thống Hình 1.2 Hình 1.2: Mơ hình hệ thống mờ Một mơ hình hệ thống lơ-gíc mờ bao gồm yếu tố sau: liệu (đầu vào đầu ra), hàm chuyển đổi, phép tốn lơ-gíc biến ngôn ngữ Kết luận chương Trong Chương này, luận án tập trung vào việc phân tích số ngun nhân gây cơng suất tiêu thụ mạch tích hợp Từ đó, luận án tìm hiểu đánh giá hiệu số phương pháp thiết kế giúp giảm công suất tiêu thụ hệ thống Một phương pháp thiết kế theo hướng tiết kiệm lượng áp dụng tương đối phổ biến thiết kế vi mạch phương pháp điều khiển tỷ lệ điện áp - tần số động (DVFS) luận án tìm hiểu, phân tích để làm sở cho nghiên cứu phần sau Chương Mạng chip số vấn đề tối ưu lượng tiêu thụ Chương tập trung đề cập đến đặc điểm mạng chip Đồng thời, chương tìm hiểu đánh giá số giải pháp giảm thiểu lượng tiêu thụ nghiên cứu áp dụng thành công cho số mạng chip 2.1 Giới thiệu chung mạng chip 2.1.1 Giới thiệu chung 2.1.2 Một số khái niệm mạng chip Cấu trúc liên kết mạng Cấu trúc liên kết mạng hay gọi tô-pô (topology) phương thức mà định tuyến (router) mạng kết nối với thông qua liên kết mạng (network link) Kỹ thuật truyền thông Kỹ thuật truyền thông định nghĩa chiến lược, cách thức vận chuyển liệu mạng chip Cơ chế truyền thơng Trong kỹ thuật nối-chuyển gói phức tạp, gói tin chia thành đơn vị nhỏ hơn, có kích thước cố định, gọi flit (đơn vị điều khiển luồng liệu mạng) Đây đơn vị đồng thời chứa liệu thơng tin điều khiển, truyền mạng Do đó, ta phải định nghĩa chế truyền thơng (commutation mode), có nghĩa định nghĩa cách thức gói tin từ định tuyến sang định tuyến mạng Chiến lược lưu trữ Chiến lược lưu trữ việc bố trí đệm liệu lối vào hay lối định tuyến Có bốn chiến lược hay dùng thiết kế, xây dựng mạng chip, là: hàng đợi lối vào (input queuing), hàng đợi lối (output queuing), hàng đợi lối ảo (virtual output queuing), hàng đợi lối vào ưu tiên kênh ảo (virtual channel priority input queuing) Thuật toán định tuyến Thuật toán định tuyến làm nhiệm vụ xác định đường từ nguồn đích gói tin Trong kiến trúc truyền thơng, thuật tốn đóng vai trị quan trọng: thuật toán tối ưu đem lại hiệu truyền thông cao Giao thức truyền thông Trong hệ thống truyền thông, giao thức truyền thông xác định nguyên tắc truyền liệu Đó loạt quy định phương pháp cần thiết để truyền thông tin từ nơi phát đến nơi nhận Để đơn giản việc thực giao thức truyền thông, người ta chia giao thức thành tầng khác với chức xác định 2.2 Một số giải pháp thiết kế mạng chip theo hướng giảm công suất tiêu thụ 2.2.1 Kiến trúc ALPIN Trong kiến trúc này, tác giả đưa nhiều giải pháp khác nhau, áp dụng kiến trúc mạng chip bất đồng để giảm thiểu lượng tiêu thụ cho toàn mạng cách áp dụng kỹ thuật thiết kế GALS (dị toàn cục - đồng cục bộ) Kiến trúc chung ALPIN Kiến trúc điều khiển lượng tự thích nghi ALPIN 2.2.2 Mơ hình điều khiển tần số - điện áp dựa kỹ thuật PSTR Trong mơ hình này, tác giả thiết kế mạng chip sử dụng kỹ thuật GALS để phân chia vùng điện áp tần số hoạt động khác Kỹ thuật điều khiển đề xuất cơng trình thiết kế gọi PSTR (Programmable Self-Timed Ring) 2.2.3 Bộ phối ghép mạng công suất thấp theo chuẩn OCP Đây cấu trúc phần cứng dành cho phối ghép mạng (NI: Network Interface) sử dụng chuẩn giao tiếp Open Core Protocol (OPC) để giảm lượng tiêu thụ mạng NoC dạng 2D-mesh cách sử dụng phương pháp chặn cấp xung nhịp đơn vị mạng không hoạt động 2.2.4 Kiến trúc Producer-Consumer FIFO Với kiến trúc này, tác giả đề xuất phương pháp phân chia vùng điện áp/tần số dựa việc kết hợp lõi IP lân cận, sử dụng giá trị điện áp nguồn xung nhịp hoạt động Các lõi IP liên kết với để tạo thành vùng điện áp/tần số độc lập (VFI: Voltage Frequency Island) Kết luận chương Trong Chương này, luận án tập trung giới thiệu đặc điểm mạng chip Một số giải pháp nghiên cứu áp dụng thành công cho số mạng chip nhằm làm giảm thiểu lượng tiêu thụ hệ thống luận án tìm hiểu, phân tích đánh giá chương để đưa hướng tiếp cận cho mơ hình giải pháp mà luận án đề xuất Chương 10 Chương Mơ hình điều khiển tần số - điện áp cho định tuyến mạng chip Trong chương này, luận án tập trung trình bày giải pháp đề xuất để nhằm giảm lượng tiêu thụ nốt mạng mơ hình mạng chip Mơ hình đề xuất hình thức ý tưởng điều khiển tần số - điện áp cho định tuyến sử dụng mạng chip 3.1 Đề xuất mơ hình điều khiển tần số - điện áp cho định tuyến Luận án đứng quan điểm lưu lượng truyền thơng qua định tuyến đại lượng phản ánh mức độ hoạt động định tuyến Nếu lưu lượng truyền thơng lớn, định tuyến cần phải cấp tần số điện áp hoạt động cao để đáp ứng tốc độ truyền liệu cao ngược lại Để đánh giá xác tình trạng hoạt động mạng định tuyến, luận án sử dụng thông số mức độ sử dụng liên kết hai định tuyến (LU: Link Ultilization) đại lượng đánh giá lưu lượng truyền thông qua định tuyến Luận án đề xuất sử dụng khối điều khiển tần số - điện áp để thay đổi tần số điện áp hoạt động định tuyến theo mức độ hoạt động định tuyến Khối điều khiển có nhiệm vụ giám sát lưu lượng truyền thơng qua định tuyến, từ dự đốn lưu lượng truyền thơng qua định tuyến tương lai gần để đưa định tăng giảm tần số - điện áp cách phù hợp với hoạt động định tuyến Mơ hình hệ thống đề xuất mô tả sơ đồ khối Hình 3.1 3.2 Thiết kế mơ hình hố điều khiển tần số - điện áp Với mơ hình khối điều khiển tần số - điện áp đề xuất trên, luận án tiếp tục thực q trình mơ hình hố mơ hình cách sử dụng ngơn ngữ mơ tả phần cứng VHDL 11 Input_1 FZ Max Average Input_2 Derivative FE DFZ Fuzzy logic processor Counter_N Counter_IP Vdd – Fclk Adjusting Counter_W Rị Counter_E Counter_S Router Hình 3.1: Mơ hình khối điều khiển tần số điện áp cho định tuyến mạng chip 3.2.1 Khối đo lưu lượng Khối đo lưu lượng (Counter) nhận tín hiệu bắt tay từ định tuyến để thực việc đo số lượng flit Mơ hình khối đo lưu lượng mơ tả Hình 3.2 resp_in Signal_counter val_count_out (7:0) rst_n clk Traffic calculator Clock counter end_count Counter Hình 3.2: Sơ đồ khối mô tả khối đo lưu lượng 3.2.2 Khối tính tốn giá trị lưu lượng trung bình cực đại Khối MA xác định giá trị lưu lượng trung bình lớn truyền qua định tuyến giá trị thuộc cổng truyền Counter_IP(7:0) COMP Counter_E(7:0) port_sel(2:0) COMP Counter_W(7:0) COMP Counter_S(7:0) COMP Counter_N(7:0) max_traff (7:0) Max Average Hình 3.3: Mơ hình khối tính tốn giá trị lưu lượng trung bình cực đại 3.2.3 Khối tính tốn biến thiên lưu lượng Khối tính tốn biến thiên lưu lượng (DER) thực việc tính tốn biến thiên lưu lượng qua cổng định tuyến 12 traff (7:0) nw_reg der_traff(7:0) SUB end_count pr_reg Derivative Hình 3.4: Mơ hình khối tính tốn biến thiên giá trị lưu lượng 3.2.4 Khối xử lý lơ-gíc mờ Mơ hình FLP đề xuất xử lý lô-gic mờ với hai đầu vào, đầu ra, sử dụng mơ hình Sugeno bậc Mơ hình thực thi với khối sau (Hình 3.5): Input MSF_1 Input_1 Input MSF_2 AND Wi Input_2 Zout Fuzzification Zi Zi=ax+by+c Defuzzification Fuzzy Engine Hình 3.5: Mơ hình sơ đồ khối khối xử lý lơ-gíc mờ Q trình mờ hố Q trình mờ hố q trình chuyển đổi từ giá trị rõ đầu vào, thành giá trị liên thuộc hàm liên thuộc Q trình mờ hố giá trị lưu lượng đầu vào input_1 thực thông qua 05 hàm liên thuộc, tương ứng với biến ngôn ngữ tự nhiên là: “vlow, low, medium, high, vhigh” Với đầu vào input_2, q trình mờ hố thực thông qua ba hàm liên thuộc với biến ngôn ngữ tương ứng là: “slow, normal, fast” Đầu Zout FLP giá trị số, tương ứng với tần số hoạt động định tuyến Vì đầu mơ tả ba hàm liên thuộc với biến ngôn ngữ là: “low, normal high” Quá trình xác định quy luật hợp thành Bằng việc áp dụng mơ hình Sugeno, quy luật hợp thành mơ hình phát biểu dạng quy luật IF-THEN sau: “ IF input_1 = x AND input_2 = y THEN Output = ax + by + c” 13 Trong trường hợp a = b = đầu số ta gọi mơ hình mơ hình Sugeno bậc Với hàm liên thuộc mơ tả phần 3.2.4, ta có tất × quy luật hợp thành Q trình giải mờ Q trình giải mờ q trình tính tốn lại giá trị xác đầu FLP Với giá trị đầu quy luật hợp thành zi giá trị trọng số wi nó, q trình giải mờ sử dụng phương pháp xác định giá trị trọng tâm để tính giá trị đầu Zout 3.3 Mô hoạt động lơ-gíc điều khiển tần số điện áp Để kiểm chứng hoạt động lơ-gíc điều khiển tần số - điện áp, khối chức điều khiển tần số - điện áp mơ hoạt động mức lơ-gíc phần mềm ModelSim 3.3.1 Mô hoạt động khối đo lưu lượng 3.3.2 Mô hoạt động khối xác định lưu lượng cực đại 3.3.3 Mô hoạt động khối xác định biến thiên lưu lượng 3.3.4 Mơ hoạt động khối xử lý lơ-gíc Chương trình testbench tạo liệu đầu vào với giá trị ngẫu nhiên đưa vào đầu vào input_1 input_2 khối FLP (tương ứng 3.3.5 Mô hoạt động điều khiển tần số - điện áp Kết mô hoạt động điều khiển tần số - điện áp thể Hình 3.6 Kết luận chương Chương luận án đề xuất mơ hình điều khiển tần số - điện áp cho định tuyến để nhằm giảm lượng tiêu thụ nốt mạng mơ hình mạng chip Mơ hình điều khiển tần số - điện áp luận án tiến hành mơ hình hóa ngơn ngữ mơ tả phần cứng VHDL mức chuyển dịch ghi (RTL) để xây dựng phương án đánh giá, ước lượng hiệu 14 Hình 3.6: Kết mơ khả đáp ứng điều khiển tần số điện áp theo thay đổi lưu lượng truyền thông mơ hình Các mơ hoạt động lơ-gíc khối mơ hình tồn khối điều khiển thực phần mềm ModelSim Các kết thu chứng tỏ điều khiển tần số - điện áp hoạt động hoàn toàn với đặc tả kỹ thuật mà luận án đặt cho mơ hình 15 Chương Mô - đánh giá hiệu điều khiển tần số điện áp Chương tập trung tìm hiểu mơ hình ORION, mơ hình cho phép ước lượng, đánh giá lượng tiêu thụ mạng chip với độ xác gần với kết tổng hợp phần cứng Phần mềm mô VNOC 2.0 số chiến lược đánh giá hiệu tiêu thụ lượng điều khiển tần số - điện áp thảo luận chương 4.1 Mô ước lượng công suất tiêu thụ mạng chip 4.1.1 ORION - Một mơ hình hiệu để đánh giá lượng tiêu thụ cho mạng chip Để mô ước lượng công suất tiêu thụ mạng chip mức kiến trúc, mơ hình ước lượng thường xây dựng dựa theo hai hướng tiếp cận chính: • Ở hướng tiếp cận thứ nhất, mơ hình xây dựng dựa mơ hình mẫu có sẵn mức kiến trúc Với hướng tiếp cận này, tập mơ hình mẫu cơng suất tiêu thụ diện tích thực thi khối thành phần định tuyến đề xuất Các khối định tuyến mà mơ hình thường dùng để xây dựng tập mẫu là: đệm cổng vào/ra, chuyển mạch chéo (crossbar), chuyển mạch (switch), phân chia kênh ảo (VC arbiter) Tuỳ thuộc vào kiến trúc cụ thể định tuyến mà mơ hình mẫu phù hợp với khối thành phần lựa chọn phép mô ước lượng công suất tiêu thụ diện tích thực thi hệ thống mạng chip cần thiết kế • Với cách tiếp cận thứ hai, mơ hình mơ xây dựng dựa việc phân tích hồi quy liệu thu từ sau thực trình đặt chỗ định tuyến (post Place & 16 Route) Cấu trúc mơ hình ORION Mơ hình ORION mơ hình hố dạng khối thành phần định tuyến Mơ hình khối thành phần tác giả phát triển dựa việc phân tích q trình sau tổng hợp (post-synthesis) netlists sinh từ trình đặt chỗ định tuyến (P&R) hai định tuyến Net Maker (được phát triển trường Cambridge) Open Sorce NoC router (phát triển trường đại học Standford) 4.1.2 Phần mềm mô VNOC 2.0 Phần mềm VNOC 2.0 phát triển để mô hoạt động mạng chip Bên cạnh việc hỗ trợ mô hoạt động thông thường mạng chip, VNOC 2.0 cịn tích hợp hai mơ hình ORION ORION cho phép ước lượng lượng tiêu thụ mạng chip q trình mơ Vì vậy, người dùng áp dụng thuật toán điều khiển tần số - điện áp dựa phương pháp DVFS NoC nhận kết mô lượng mà hệ thống tiêu thụ 4.2 Đánh giá hiệu điều khiển tần số điện áp 4.2.1 Mô đánh giá hiệu với dạng truyền thông UNIFORM Để đánh giá hiệu điều khiển tần số - điện áp dạng truyền thông UNIFORM, luận án tiến hành chạy mô với thông số traffic thiết lập UNIFORM Đồ thị biểu diễn phụ thuộc lượng tiêu thụ với tỷ lệ gói tin gửi vào mạng trường hợp thể Hình 4.1 4.2.2 Mô đánh giá hiệu với dạng truyền thông SELF-SIMILAR Kết luận chương Sau thiết kế mơ hình hóa điều khiển tần số - điện áp cho định tuyến mạng chip Chương 3, luận án tiến hành thực việc ước lượng, đánh giá kiểm chứng hiệu mơ hình đề xuất Trong chương này, luận án tập trung tìm hiểu mơ hình ORION 3, mơ hình cho phép ước lượng, 17 POWER 4.5 POWER (W) 3.5 2.5 1.5 0.01 0.015 0.02 0.025 0.03 0.035 0.04 0.045 0.05 0.055 0.06 INJECTION RATE (PACKET/CYCLE) No_DVFS DVFS-PT = 200 DVFS-PT = 150 DVFS-PT = 100 Hình 4.1: Kết mô công suất tiêu thụ kiểu truyền thông UNIFORM đánh giá lượng tiêu thụ mạng chip với độ xác gần với kết tổng hợp phần cứng Bằng cách áp dụng mơ hình ORION 3, kết hợp với phần mềm mô VNOC 2.0, luận án chứng tỏ giải pháp giảm thiểu công suất tiêu thụ đề xuất hoạt động hiệu cho phép hệ thống giảm tới 43% công suất tiêu thụ trì độ trễ truyền hệ thống tăng thêm không cao 18 Kết luận hướng phát triển Kết luận Luận án đặt mục tiêu nghiên cứu đề xuất giải pháp kỹ thuật nhằm tối ưu hoá lượng tiêu thụ cho hệ thống mạng chip Luận án đề xuất giải pháp dựa thuật tốn lơ-gíc mờ phương pháp điều khiển thay đổi tỷ lệ tần số - điện áp động (DVFS) để giảm lượng tiêu thụ nốt mạng hệ thống mạng chip Luận án đề xuất mơ hình điều khiển để điều chỉnh tần số - điện áp cung cấp cho định tuyến tuỳ thuộc theo lưu lượng chuyển qua định tuyến Một xử lý dựa thuật tốn lơ-gíc mờ luận án đề xuất để dự đoán thay đổi lưu lượng truyền thơng từ thay đổi tần số - điện áp cung cấp phù hợp với thay đổi theo phương pháp điều khiển thay đổi tỷ lệ tần số - điện áp động (DVFS) Mô hình xử lý lơ-gíc mờ mơ hình hố mức RTL ngơn ngữ mơ tả phần cứng VHDL mô để chứng tỏ hoạt động lơ-gíc xử lý theo đặc tả kỹ thuật mà luận án đề Các kết nghiên cứu mơ hình xử lý lơ-gíc mờ cơng bố hội nghị REV-ECIT 2014 (cơng trình [C1]) hội nghị IEEE PRIME 2015 (cơng trình [C2]) Tồn kiến trúc điều khiển tần số - điện áp bao gồm khối thành phần lõi xử lý lơ-gíc mờ luận án đưa mơ hình hố mức chuyển ghi để kiểm chứng khả thực thi phần cứng mơ hình giải pháp đề xuất Hoạt động khối thành phần điều khiển tần số - điện áp sau tích hợp đầy đủ thành phần mơ mức lơ-gíc phần mềm ModelSim Các kết mô chứng tỏ điều khiển tần số - điện áp đáp ứng yêu cầu nghiên cứu mà luận án đặt Những kết mơ hình hố kết mơ hoạt động toàn hệ thống điều khiển tần số - điện áp công bố hội nghị IEEE ATC 2016 (cơng trình [C3]) tạp chí JCSCE (cơng trình [J1]) Để đánh giá hiệu giải pháp đề xuất, luận án tiến hành nghiêu cứu, tìm hiểu mơ hình ORION - mơ hình cho 19 phép đánh giá ước lượng lượng tiêu thụ mạng chip với độ xác cao Dựa mơ hình ORION, luận án ứng dụng phần mềm VNOC 2.0 để phát triển môi trường đánh giá ước lượng hiệu mơ hình điều khiển tần số - điện áp đề xuất Kết mô cho thấy có áp dụng điều khiển cơng suất tiêu thụ hệ thống mạng chip giảm tới 43% độ trễ truyền tăng thêm khoảng 80% Các kết công bố hội nghị IEEE ICICDT 2017 (cơng trình [C4]) Hướng phát triển Sau q trình nghiên cứu tìm hiểu, luận án đạt mục tiêu đặt tiến hành nghiên cứu đề tài: “Giải pháp tối ưu công suất tiêu thụ cho kiến trúc mạng chip” Giải pháp mà luận án đề xuất chứng tỏ hiệu mặt tiết kiệm lượng cho hệ thống mạng chip giảm cơng suất tiêu thụ cho hệ thống lên đến 43% trì độ trễ truyền tăng khơng q cao Tuy vậy, tương lai giải pháp mà luận án đưa cần tiếp tục phát triển thêm để đạt độ hồn thiện cao có khả đưa vào ứng dụng cho mạng chip thực tế Trong tương lai tiếp cận với thư viện tổng hợp ASIC phù hợp, tác giả luận án đề xuất tiếp tục phát triển giải pháp thành kiến trúc phần cứng hoàn thiện Một hướng nghiên cứu khác mà tác giả luận án muốn đề xuất tương lai việc cải thiện thêm khả dự đoán lưu lượng tải hệ thống cách nâng cao chức cho khối xử lý lơ-gíc mờ Phương pháp thực thay đổi kiến trúc xử lý để tăng số lượng hàm liên thuộc qui tắc ứng xử nhằm nâng cao độ xác q trình dự đốn Ngồi ra, với việc sử dụng thuật tốn lơ-gíc mờ, hướng tiếp cận khác cho việc dự đốn lưu lượng sử dụng mơ hình máy học (machine learning) để tiến hành dự đoán Đây hướng nghiên cứu mà tác giả luận án đồng nghiệp Phịng thí nghiệm trọng điểm Hệ thống tích hợp thông minh (SISLAB) thuộc trường Đại học Công nghệ bắt đầu triển khai nghiên cứu 20 Danh mục công trình khoa học tác giả Các cơng trình có liên quan đến luận án C1 Hai-Phong Phan, Xuan-Tu Tran, “Thiết kế mơ hình hố xử lý lơ-gic mờ điều khiển tần số - điện áp”, In Proceeding of the 2014 National Conference on Electronics, Communications and Information Technology (REV-ECIT 2014), pp 48-53, Nha Trang, Viet Nam, 2014, ISBN: 978-604-67-0349-5 C2 Hai-Phong Phan, Xuan-Tu Tran, “A Fuzzy-Logic based VoltageFrequency Controller for Network-on-Chip Routers”, In Proceedings of the 11th IEEE Conference on PhD Research in Microelectronics and Electronics (IEEE PRIME 2015), pp 192-195, July 2015, Glas- gow, Scotland, ISBN: 978-1-4799-8229-5 C3 Hai-Phong Phan, Xuan-Tu Tran, “Fuzzy-Logic based Low Power Solution for Network-on-Chip Architectures”, In Proceedings of the 2016 International Conference on Advanced Technologies for Communications (ATC 2016), pp 334-338, 12-14 October 2016, Hanoi, Vietnam, ISBN: 978-1-5090-2711-8 C4 Hai-Phong Phan, Xuan-Tu Tran, Tomohiro Yoneda, “Power Consumption Estimation using VNOC2.0 Simulator for a Fuzzy-Logic based Low Power Network-on-Chip”, In Proceedings of the 2017 IEEE International Conference on IC Design and Technology (IEEE ICICDT 2017), pp 1-4, 23-25 May 2017, Austin, Texas, USA, ISBN: 978-1-5090-4502-0 J1 Hai-Phong Phan, Xuan-Tu Tran, “Design and Modeling of a Voltage-Frequency Controller for Network-on-Chip Routers base on Fuzzy-Logic”, VNU Journal of Science: Computer Science and Communication Engineering, pp 56-65, 2015, ISSN:0866-8612 Các cơng trình khác cơng bố q trình làm nghiên cứu sinh C5 Thanh-Vu Le Van, Hai-Phong Phan, Xuan-Tu Tran (2014), “HighLevel Modeling of a Novel Reconfigurable Network-on-Chip Router”, in Proceeding of the First NAFOSTED Conference on Information and Computer Science (NICS 2014), 13-14 March 2014, Hanoi, Vietnam, ISBN: 978-604-67-0228-3 C6 Hai-Phong Phan, Hung K Nguyen, Duy-Hieu Bui, Nam-Khanh Dang, Xuan-Tu Tran, “System-on-Chip Testbed for Validating the Hardware Design of H.264/AVC Encoder”, In Proceeding of the National Conference on Electronics and Communications (REV 2013), pp 51-55, Ha Noi, Viet Nam, 2013 C7 Tung Nguyen, Duy-Hieu Bui, Hai-Phong Phan, Trong-Trinh Dang, Xuan-Tu Tran “High-Performance Adaption of ARM Processor into Network-on-Chip Architectures” In Proceedings of the 26th IEEE System-on-Chip Conference (IEEE SOCC 2013), pp 222-227, September 2013, Erlangen, Germany ISSN: 2164-1706 J2 Xuan Tu Tran and Tung Nguyen and Hai Phong Phan and Duy Hieu Bui AXI-NoC Adapter: High-Performance Adaptation Unit for ARM Processors in Network-on-Chip Architectures IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E100-A (8) pp 1650-1660, 2017, ISSN 1745-1337 (SCIE) ... đạt mục tiêu đặt tiến hành nghiên cứu đề tài: ? ?Giải pháp tối ưu công suất tiêu thụ cho kiến trúc mạng chip? ?? Giải pháp mà luận án đề xuất chứng tỏ hiệu mặt tiết kiệm lượng cho hệ thống mạng chip. .. 2.2 Một số giải pháp thiết kế mạng chip theo hướng giảm công suất tiêu thụ 2.2.1 Kiến trúc ALPIN Trong kiến trúc này, tác giả đưa nhiều giải pháp khác nhau, áp dụng kiến trúc mạng chip bất đồng... thống mạng chip tiêu thụ lượng hướng nghiên cứu dành nhiều quan tâm Từ phân tích đánh trên, luận án đặt mục tiêu tìm hiểu, nghiên cứu đề xuất giải pháp tối ưu công suất tiêu thụ cho kiến trúc mạng