THIẾT kế CHIP có CHỨC NĂNG GIẢI mã 3 SANG 8 (có code và layout)

THIẾT kế CHIP có CHỨC NĂNG GIẢI mã 3 SANG 8 (có code và layout) .......... THIẾT kế CHIP có CHỨC NĂNG GIẢI mã 3 SANG 8 (có code và layout) .......... THIẾT kế CHIP có CHỨC NĂNG GIẢI mã 3 SANG 8 (có code và layout) .......... THIẾT kế CHIP có CHỨC NĂNG GIẢI mã 3 SANG 8 (có code và layout) ..........

THIẾT KẾ CHIP CÓ CHỨC NĂNG GIẢI MÃ SANG MỤC LỤC DANH MỤC HÌNH VẼ DANH MỤC CÁC TỪ VIẾT TẮT IC Integrated Circuit RAM Random Access Memory ROM Read-only Memory DRC Design Rule Check LVS Layout Vesus Schematic RTL Register Transfer Level Trang 4/30 CHƯƠNG 1.1 • GIỚI THIỆU CHUNG Lý thuyết mạch giải mã sang 8: Mạch giải mã sang mạch logic có đường ngõ vào tạo thành đường ngõ thời điểm có đường ngõ mức tích cực ứng với tổ hợp ngõ vào tương ứng S2 Y0 Y1 S1 Y2 Y3 Y4 Y5 S0 DECODER Hình 1-1: Mạch giải mã sang S2 0 0 1 1 • S1 0 1 0 1 Y6 Y7 S0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 Hình 1-2: Bảng trạng thái mạch giải mã sang Từ bảng trạng thái, ta có: Thiết kế chip có chức giải mã sang Y7 0 0 0 Trang 5/30 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Hình 1-3: Cấu trúc mạch giải mã sang 1.2 Tìm hiểu phương pháp kiểm tra lỗi DRC LVS vẽ layout: Việc thiết kế layout phải tuân theo quy luật mà nhà sản xuất đưa ra, quy luật phụ thuộc vào khả thi công công nghệ nhà máy Quy luật thiết kế layout có hai loại: • Quy luật tuyệt đối: sử dụng kích thước cố định để thi ết kế • Dựa vào lamda (λ): kích thước phải bội số lamda, quy luật giúp người thiết kế chuyển đổi thiết kế nhanh cơng nghệ thay đổi Tìm hiểu DRC: DRC công cụ dùng để kiểm tra lỗi quy định thiết kế vẽ, lỗi đánh dấu ký hiệu DRC liệt kê bảng tổng hợp; người dùng dễ dàng tìm vị trí lỗi sửa lỗi Tìm hiểu LVS: LVS công cụ để đảm bảo thiết kế layout với thiết kế schematic Thiết kế chip có chức giải mã sang Trang 6/30 S1 S0 S2 CHƯƠNG THIẾT KẾ MẠCH 2.1 Nguyên lý hoạt động mạch: Dựa vào bảng trạng thái mạch chương mục 1.1, ta giải thích ngun lý hoạt động mạch sau: Thiết kế chip có chức giải mã sang Trang 7/30 Khi ngõ vào S2S1S0 = “000” ngõ Y0 tích cực mức cao, ngõ lại tích cực mức thấp − Tương tự, ngõ vào S2S1S0 = “001”, “010”, “011”, “100”, “101”, “110”, “111” ngõ tương ứng trường hợp Y1, Y2, Y3, Y4, Y5, Y6, Y7 tích cực mức cao, ngõ lại tích cực mức th ấp − 2.2 Lưu đồ giải thuật: Chọn giá trị S2S1S0 S2S1S0=000 Sai S2S1S0=001 Sai S2S1S0=010 Sai S2S1S0=011 Sai S2S1S0=100 Sai S2S1S0=101 Sai Đúng Đúng Y=00000010 Đúng Y=00000100 Đúng Y=00001000 Đúng Y=00010000 Đúng Đúng S2S1S0=110 Thiết kế chip có chức giải mã sang Sai Y=10000000 Y=00000001 Y=00100000 Y=01000000 Trang 8/30 Hình 2-4:Lưu đồ giải thuật mạch mã hóa sang Thiết kế chip có chức giải mã sang Trang 9/30 2.3 Sơ đồ cổng logic mạch: Hình 2-5: Sơ đồ cổng logic mạch giải mã sang Thiết kế chip có chức giải mã sang Trang 10/30 2.4 Sơ đồ mơ RTL: Hình 2-6: Sơ đồ RTL mạch giải mã sang (mô cổng logic) Thiết kế chip có chức giải mã sang Trang 11/30 Hình 2-7: Một phần RTL mạch giải mã sang (mơ code) Hình 2-8: RTL mạch giải mã sang (mô code) Thiết kế chip có chức giải mã sang Trang 12/30 CHƯƠNG 3.1 • KẾT QUẢ THỰC THI Phần mềm: Mơ dạng sóng: Hình 3-9: Mơ dạng sóng testbench Nhận xét: quan sát dạng sóng mơ ta thấy: • Khi đầu vào sel(2)sel(1)sel(0)=000 ngõ y=00000001, nghĩa ngõ y(0)=1 − Theo tính tốn chương mục 1.1, ta có: − Làm tương tự sel(2), sel(1), sel(0) vào y(1), y(2),…,y(7) ta giá trị  Điều cho thấy giá trị ngõ vào 000 dạng sóng mơ gi ống với lý thuyết tính tốn • Tương tự cho trường hợp lại, sel(2)sel(1)sel(0)=001, 010, 011, 100, 101, 110, 111 ngõ có giá trị y= 00000010, 00000100, 00001000, 00010000, 00100000, 01000000, 10000000 Giải thích tương tự trường hợp trên, ta thấy dạng sóng mơ tất trường hợp giống với lý thuyết • Vẽ layout cho mạch giải mã sang 8: Thiết kế chip có chức giải mã sang Trang 13/30 Hình 3-10: Layout cổng NOT Hình 3-11: Layout cổng NOR ngõ vào Thiết kế chip có chức giải mã sang Trang 14/30 Hình 3-12: Layout mạch giải mã sang Hình 3-13: Kiểm tra DRC Diện tích thiết kế layout mạch giải mã sang theo cơng nghệ CMOS 0.5um: 3.3 • Phần cứng: Gán chân cho tín hiệu: Thiết kế chip có chức giải mã sang Trang 15/30 Hình 3-14: Gán chân cho tín hiệu input ouput • Kiểm tra mạch kit DE2: Hình 3-15: Kiểm tra hoạt động mạch kit DE2 3.4 Đánh giá delay, power, tài nguyên sử dụng mạch: • Đánh giá delay mạch: Thiết kế chip có chức giải mã sang Trang 16/30 Hình 3-16: Độ trễ input tới output Hình 3-17: Trường hợp xấu tpd Thiết kế chip có chức giải mã sang Trang 17/30 • Đánh giá power mạch: Hình 3-18: Power mà mạch tiêu thụ • Đánh giá tài nguyên sử dụng mạch: Thiết kế chip có chức giải mã sang Trang 18/30 Hình 3-19: Tài nguyên mạch sử dụng Nhận xét: • • Mạch có độ trễ nhỏ, trường hợp độ trễ lớn 6.765 ns Mạch tiêu tốn lượng sử dụng tài nguyên Thiết kế chip có chức giải mã sang Trang 19/30 CHƯƠNG 4.1 KẾT LUẬN, ỨNG DỤNG VÀ HƯỚNG PHÁT TRIỂN Kết luận: Mạch giải mã sang hoàn thành thiết kế Quartus cho dạng sóng với lý thuyết tính tốn Layout thiết kế L-Edit kiểm tra DRC 4.2 4.3 Ứng dụng mạch giải mã sang 8: • Tổng hợp mạch logic tổ hợp • Có thể sử dụng làm mạch cộng • Giải mã địa ô nhớ trong nhớ RAM hay ROM; giải mã mã lệnh vi xử lý • Mạch giải mã sang sử dụng để chế tạo IC 74LS138 Hướng phát triển: Mạch giải mã sang thêm chân cho phép hoạt động để tạo thành IC74LS138 ghép với mạch giải mã sang 16 để tạo thành mạch gi ải mã sang 128,… Thiết kế chip có chức giải mã sang Trang 20/30 PHỤ LỤC • Code mạch giải mã sang 8: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity decoder is port ( sel : in STD_LOGIC_VECTOR (2 downto 0); input y : out STD_LOGIC_VECTOR (7 downto 0)); output end decoder; architecture behavioral of decoder is begin with sel select start y sel, Thiết kế chip có chức giải mã sang Trang 22/30 y => y ); init : PROCESS variable declarations BEGIN sel