THIẾT kế CHIP FPGA (có code)

Thứ hai, vì có thể cấu hình, lập trình lại được, nên FPGA dễ dàng mở rộng cácngoại vi cũng như giao tiếp với nhiều thiết bị hơn mà các MCU hoặc ASIC lại hạnchế về điểm này... DSP xử lý t

THIẾT KẾ CHIP FPGA

CLB Configurable Logic Blocks

CHƯƠNG 1 TỔNG QUAN VỀ FPGA VÀ CÔNG NGHỆ CMOS

1.1 Tìm hiểu về FPGA

1.1.1 Giới thiệu tổng quát về FPGA

FPGA được thiết kế đầu tiên bởi Ross Freeman, người sáng lập công ty Xilinx vàonăm 1984 Tiền thân trước đó của FPGA chính là CPLD CPLD được cấu trúc từ sốlượng nhất định các khối SPLD (Simple programmable devices, thuật ngữ chungchỉ PAL, PLA) SPLD thường là một mảng logic AND/OR lập trình được có kíchthước xác định và chứa một số lượng hạn chế các phần tử nhớ đồng bộ (clockedregister) Cấu trúc này hạn chế khả năng thực hiện những hàm phức tạp và hiệu suấtkhông cao

Kiến trúc của FPGA là kiến trúc mảng các khối logic, FPGA có khả năng chứa tới

từ 100.000 đến hàng vài tỷ cổng logic, trong khi CPLD chỉ chứa từ 10.000 đến100.000 cổng logic Một điểm khác biệt với CPLD là trong những FPGA hiện đạiđược tích hợp nhiều những bộ logic số học đã sơ bộ tối ưu hóa, hỗ trợ RAM, ROM,tốc độ cao, hay các bộ nhân cộng(multiplication and accumulation, MAC), thuậtngữ tiếng Anh là DSP slice dùng cho những ứng dụng xử lý tín hiệu số DSP

Ngoài khả năng tái cấu trúc vi mạch toàn cục, một số FPGA hiện đại còn hỗ trợ táicấu trúc cục bộ, tức là khả năng tái cấu trúc một bộ phận riêng lẻ (partialconfiguration) trong khi vẫn đảm bảo hoạt động bình thường cho các bộ phận khác

1.1.2 Lý do sử dụng FPGA

Thứ nhất, do FPGA có kiến trúc mảng phần tử logic nên có thể thực thi song song

So với vi điều khiển hoặc CPU phải thực thi mã lệnh theo dạng tuần tự Như vậyvới FPGA, chúng ta có thể tăng hiệu suất/năng suất xử lý của hệ thống, hoặc nhữngứng dụng đòi hỏi phải xử lý tốc độ cao hoặc dùng trong các hệ thống làm việc theothời gian thực

Thứ hai, vì có thể cấu hình, lập trình lại được, nên FPGA dễ dàng mở rộng cácngoại vi cũng như giao tiếp với nhiều thiết bị hơn mà các MCU hoặc ASIC lại hạnchế về điểm này

Thứ ba, nhìn chung ASIC/ASSP có hiệu suất cao hơn nếu xét về mặt tiêu thụ côngsuất và số lượng cổng Nhưng nếu chỉ cần thực thi một chức năng nhỏ nào đó, mộtchip ASIC/ASSP có thể đòi hỏi công suất tiêu thụ lớn hơn và nhiều cổng hơn thực

tế yêu cầu Với FPGA, firmware có thể xác định được “kích cỡ” của ứng dụng, từ

đó giảm số cổng và công suất cần tiêu thụ

Thứ tư, nếu xét về giá thành, FPGA không thể nào so sánh được với ASIC hay SoC,nhưng bù lại, với khả năng tái cấu hình kiến trúc, FPGA đóng vài trò vô cùng to lớntrong việc giảm giá thành và thời gian chế tạo ASIC Để rõ hơn, chúng ta cần phảibiết quy trình thiết kế của hai công nghệ này FPGA và ASIC đều phải trải qua haigiai đoạn: Front End (ý tưởng, thiết kế ở mức logic sử dụng các ngôn ngữ mô tảphần cứng, kiểm tra mô phỏng bằng phần mềm, …) và Back End (kiểm tra timingđảm bảo thiết kế sẽ hoạt động ở tần số yêu cầu, layout chip, …) Ở khâu backendnày, với FPGA, các giai đoạn sẽ được làm tự động bằng phần mềm của nhà sản xuấtFPGA và tạo ra 1 file bitstream để nạp xuống FPGA và chạy thử nghiệm Còn vớiASIC, thì back end cần tốn nhân lực và thời gian lâu hơn Sau đó, toàn bộ thiết kế

đó được gửi tới nhà máy sản xuất chip (vd như Intel, TSMC, …) để làm ra chip mẫuvới giá thành vài triệu đô la Tiếp đến là quá trình test chip trong môi trường thực,nếu thất bại thì phải thực hiện lại từ đầu như qui trình trên và vài triệu đô trước đóxem như vứt sọt rác Nhưng với FPGA, không những giúp rút ngắn thời gian màcòn giảm tối đa chi phí nghiên cứu, thiết kế có thể thử nghiệm trực tiếp trên FPGAgần với môi trường ASIC thực nhất Khả năng tái cấu hình cho phép bạn sửa đi sửalại thiết kế cho đến khi đạt yêu cầu mà không tốn một xu nào cho nhà sản xuất chip.Các ứng dụng FPGA:

ASIC Prototyping

5G Wireless (không dây 5G)

Wired Communication (Ethernet, router, switch, …)

Automotive (xe hơi)

Aerospace & Defense (hàng không, vũ trụ, quân sự)

Embedded Vision (xử lý ảnh, video)

DSP (xử lý tín hiệu số)

Medical (các hệ thống y sinh)

Test & Measurement (thiết bị kiểm tra và đo lường)

Industrial IoT (IoT công nghiệp)

…

1.1.3 Cấu trúc FPGA

Kiến trúc cơ bản của FPGA gồm 3 thành phần chính sau: Khối I/O (hay gọi là Padhoặc các pin FPGA), Khối kết nối (Interconnection/Switch Matrix), các Khối logiccấu hình (CLB – Configurable Logic Blocks) Các khối CLB được tổ chức sắp xếptheo mảng theo 2 hướng dọc và ngang như hình dưới đây

Hình 1.1: Cấu trúc FPGA[1].

Khối CLB: thực thi các chức năng logic, cung cấp các tính toán và phần tử nhớ cơbản được sử dụng trong hệ thống số CLBs là phần tử cơ bản cấu thành FPGA, lànguồn tài nguyên logic chính tạo nên các mạch logic đồng bộ lẫn không đồng bộ

Một CLB cơ bản gồm một mạch tổ hợp có thể lập trình (còn gọi là LUT), một Flop hoặc một chốt (latch) LUT(Look up table) là khối logic có thể thực hiện bất

Flip-kì hàm logic nào từ 4 đầu vào (số đầu vào này sẽ tùy thuộc vào từng dòng chip củamỗi hãng và sẽ được thảo luận chi tiết trong bài viết khác), kết quả của hàm này tùyvào mục đích mà gửi ra ngoài khối logic trực tiếp hay thông qua phần tử nhớ flip-flop Ngoài khối logic cơ bản đó, nhiều Chip FPGA hiện nay gồm một hỗn hợp cáckhối khác nhau, một số trong đó chỉ được dùng cho các chức năng cụ thể, chẳng hạnnhư các khối bộ nhớ chuyên dụng, các bộ nhân (multipliers) hoặc các bộ ghép kênh(multiplexers) Tất nhiên, cấu hình bộ nhớ được sử dụng trên tất cả các khối logic

để điều khiển các chức năng cụ thể của mỗi phần tử bên trong khối đó

Hình 1.2: Khối logic FPGA

Hình 1.3: Khối LUT.

Khối kết nối: dùng để liên kết các khối logic và I/O lại với nhau để tạo thành mộtthiết kế hoàn chỉnh Mạng liên kết trong FPGA được cấu thành từ các đường kết nốitheo hai phương ngang và đứng, tùy theo từng loại FPGA mà các đường kết nốiđược chia thành các nhóm khác nhau Các đường kết nối được nối với nhau thôngqua các khối chuyển mạch lập trình được (programmable switch), trong một khốichuyển mạch chứa một số lượng nút chuyển lập trình được đảm bảo cho các dạngliên kết phức tạp khác nhau

Hình 1.4: Khối kết nối[1].

Khối I/O: cung cấp giao tiếp giữa các khối logic và kiến trúc định tuyến đến cácthành phần bên ngoài Một trong những vấn đề quan trọng nhất trong thiết kế kiếntrúc I/O là việc lựa chọn các tiêu chuẩn điện áp cung cấp và điện áp tham chiếu sẽđược hỗ trợ Số lượng Pin (I/O) của FPGA tương đối lớn, thường được chia ra làm 2loại: User Pin(chân người dùng), Dedicated Pin (chân chuyên dụng)

User Pin: người dùng có thể lập trình như đầu vào, đầu ra hoặc cả đầu vào – ra Mỗipin được kết nối với một “IO Cell” bên trong FPGA, được cấp bởi các chân VCCIO(IO power pin)

Dedicated Pin: được mã hóa cứng với một chức năng cụ thể

Power Pin

Configuration Pin: các pin để cấu hình FPGA

Dedicated input, hay Clock Pin: điều khiển mạng lưới clock bên trong FPGA

Voltage IO: cấp nguồn cho các cổng logic và flip-flops bên trong FPGA

Theo thời gian, các kiến trúc FPGA cơ bản đã được phát triển hơn nữa thông quaviệc bổ sung các khối chức năng đặc biệt có thể lập trình, như bộ nhớ trong (BlockRAMs), logic số học (ALU), bộ nhân, DSP-48 và thậm chí là bộ vi xử lý nhúngđược thêm vào do nhu cầu của các nguồn tài nguyên cho một ứng dụng Kết quả lànhiều FPGA ngày nay có nhiều nguồn tài nguyên hơn so với các FPGA trước đó

1.2 Công nghê CMOS

1.1.4 Xu hướng gần đây trong công nghệ CMOS

Trong chương này, chúng tôi sẽ đưa ra một cái nhìn tổng quan về sự phát triển củacác thông số quan trọng như mạch tích hợp (IC) phức tạp, độ dài cổng, độ trễchuyển mạch và điện áp cung cấp, với tầm nhìn tiềm năng xuống công nghệ CMOS

22 nm

Nhận thấy một xu hướng của IC phức tạp, người đồng sáng lập Intel Gordon Moore

đã suy luận để dự đoán sự tăng trưởng theo hàm mũ trong bộ nhớ có sẵn và tốc độtính toán của bộ vi xử lý Điều này, ông nói vào năm 1965, sẽ tăng gấp đôi mỗinăm Với một sửa đổi nhỏ (tức là tăng gấp đôi sau mỗi 18 tháng, xem Hình 1.5),Luật Moore đã nắm giữ bộ vi xử lý Itanium® 2, có khoảng 400 triệu bóng bán dẫn

Xu hướng cải tiến công nghệ CMOS tiếp tục được thúc đẩy bởi sự cần thiết phảitích hợp nhiều chức năng hơn vào một khu vực nhất định của silicon (silic) Bảng1.1 đưa ra một cái nhìn tổng quan về các thông số chính cho các nút công nghệ từ

180 nm, được giới thiệu vào năm 1999, xuống 22 nm, dự kiến sẽ được sản xuất vàokhoảng năm 2011 Chiều dài cổng vật lý hơi nhỏ hơn nút công nghệ, như minh họatrong hình 1.1 Vật liệu cổng từ lâu đã được polysilicon (silic đa tinh thể), vớisilicon dioxide (SiO2 - silic đioxit) như chất cách điện giữa cổng và kênh Nguyên

tử là một thanh đo thuận tiện cho bóng bán dẫn vật liệu cách điện bên dưới cổng.Trong công nghệ 90 nm, oxit cổng bao gồm khoảng năm lớp nguyên tử, dày 1,2 nm.Ôxít cửa càng mỏng thì dòng transistor càng cao và do đó tốc độ chuyển đổi càngcao

SiO2 oxit đã được thường xuyên thu nhỏ trong thập kỷ qua, nhưng đã đạt đến giớihạn vật lý của năm nguyên tử với quy trình CMOS 90 nm Với công nghệ 45 nm,các vật liệu mới như các cổng kim loại cùng với ôxít có độ thấm cao nên được giớithiệu

Hình 1.5: Định luật Moore so với sự phức tạp của bộ xử lý Intel từ 1970 đến 2005[2].

Tại mỗi phép in tỉ lệ in thạch bản, kích thước tuyến tính được giảm xuống khoảng0,7 và các khu vực bị giảm đi bởi hệ số hai Kích thước ô nhỏ hơn dẫn đến mật độtích hợp cao hơn Do đó, điều này đã tăng từ 100 kilogates / mm2 cho công nghệ

130 nm lên gần một triệu cửa mỗi mm2 trong công nghệ 45 nm Song song, kíchthước của một điểm bộ nhớ sáu bóng bán dẫn, chẳng hạn như những điểm được sửdụng trong bộ nhớ RAM tĩnh, vượt qua giới hạn 1 µm2 sau công nghệ 65 nm Thịtrường IC đã phát triển ổn định trong nhiều năm, do nhu cầu ngày càng tăng đối vớicác thiết bị điện tử Việc sản xuất IC cho các công nghệ khác nhau trong những nămqua được minh họa trong hình 1.7

Bảng 1.1: Phát triển công nghệ và dự báo đến năm 2011.

100

2001

70 nmPolySiO28

200

2003

50 nmPolySiO25

350

2005

35 nmPolySiO25

500

2007

25 nmMetalHighK

5 – 10

2009

17 nmMetalHighK

5 – 10

2011

12 nmMetalHigh K

5 – 10

3000

u2 0.3 0.15

Hình 1.6: Quy mô công nghệ hướng xuống các thiết bị có quy mô nano[2].

Hình 1.7: Công nghệ ramping mỗi hai năm[2].

Có thể thấy rằng một công nghệ mới đã xuất hiện thường xuyên hai năm một lần,với một đoạn đường nối gần ba năm Đỉnh sản xuất liên tục tăng lên, và các xu

hướng tương tự có thể được quan sát cho các công nghệ mới như 65 nm (đỉnh caonhất dự báo trong năm 2009).

Một xu hướng rất quan trọng liên quan đến quá trình in thạch bản là sự chậm trễchuyển đổi cổng, như minh họa trong hình 1.8 Tốc độ IC được cải thiện nhờ cácdòng mạnh hơn có khả năng sạc và xả các điện dung ký sinh nhỏ hơn Một sự giatăng liên tục trong thiết bị hiện tại là rất mong muốn nhưng làm tăng một số vấn đềquan trọng

Hình 1.8: Việc giảm độ dài kênh dẫn đến lợi ích to lớn về độ trễ chuyển đổi cổng[2].

Chúng ta hãy nhớ lại một phép tính xấp xỉ đầu tiên của thiết bị hiện tại:

I = k VDD 

(1.1)

Hình 1.9: Việc giảm điện áp cung cấp liên tục[2].

Có thể được suy ra từ biểu thức, có ít nhất ba cách hiệu quả để tăng khả năng hiệntại của transistor:

Tăng điện áp cung cấp VDD (Hình 1.4) Thật không may, điện áp cung cấp có xuhướng theo xu hướng ngược lại, cho mục đích tiêu thụ điện năng thấp Từ 130 nmđến 90 nm, nguồn cung đã giảm từ 1,5 xuống còn 1,2 V

Giảm khoảng cách L giữa cống và nguồn May mắn thay, chiều dài kênh được tựđộng thu nhỏ với công nghệ Hệ số co giãn 0,7 dẫn đến tăng 33% dòng điện tuyệtđối

Giảm độ dày oxit Độ dày oxit đã giảm từ 1,8 nm (tám nguyên tử) xuống còn 1,2

nm (năm nguyên tử) Thật không may, lỗ hở oxit cổng được tăng theo cấp số nhân,ảnh hưởng đến dòng lỗ hở ký sinh và do đó tiêu thụ dự phòng

lần đầu tiên khai thác khái niệm silic cong để tăng cường tính di động của sóngmang Tìm các kỹ thuật nâng cao tính di động là bắt buộc, để duy trì hiệu năng màkhông làm giảm lỗ hở thiết bị

1.1.5 Giới thiệu công nghệ 90 nm

Một quy trình công nghiệp 90 nm hoàn chỉnh đã được Intel giới thiệu vào năm

2003 Với các kênh bán dẫn có kích thước khoảng 50 nm (50 phần tỷ mét), có thể sosánh với các vi sinh vật nhỏ nhất, công nghệ này thực sự là một công nghệ nano Sựmới lạ chính liên quan đến công nghệ 90 nm là sự ra đời của silicon căng để tăngtốc độ di chuyển của sóng mang Điều này làm tăng sự làm việc của transistor kênh

n và kênh p (Hình 1.10) Nó đã được biết đến trong nhiều thập kỷ kéo dài lướisilicon cải thiện tính di động của điện tích, và do đó thiết bị hiện tại

Hình 1.10: Căng thẳng được tạo ra bởi lớp phủ silicon-nitride giúp tăng khoảng cách giữa các nguyên tử bên dưới cổng Điều này giúp tăng tốc độ di động của các thiết bị MOS của kênh

n[2].

Bây giờ chúng ta hãy tập trung vào các nguyên tử silic tạo thành một cấu trúc lướithường xuyên bên trong mà các electron tham gia vào dòng điện của thiết bị phảichảy Trong trường hợp của các sóng mang điện tử, kéo dài mạng cho phép các chiphí chảy nhanh hơn từ cống vào nguồn, như được mô tả trong hình 1.11 Cải thiệntính di động thể hiện sự phụ thuộc tuyến tính với độ dày màng kéo Một bộ phim 80

nm đã giúp cải thiện hiện tượng bão hòa 10% trong công nghệ 90 nm của Intel Sựcăng thẳng cũng có thể được áp dụng từ phía dưới với một lớp đồng nhất của mộthợp kim silicon và germanium (SiGe)

Hình 1.11: Áp lực nén để giảm khoảng cách giữa các nguyên tử bên dưới cổng, giúp tăng tốc

độ di chuyển lỗ của các thiết bị MOS kênh p[2].

Theo cách tương tự, việc nén mạng tinh thể làm tăng tốc độ của bóng bán dẫn loại p

mà các sóng mang hiện tại bao gồm các lỗ Sự kết hợp của chiều dài kênh giảm, độdày oxit giảm và silicon căng cho phép đạt được mức tăng đáng kể trong dòng biếntần cho cả hai thiết bị nMOS và pMOS

1.1.6 Đặc tính của thiết bị MOS kênh N

Phiên bản 3.1 của công cụ MICROWIND được cấu hình theo công nghệ 90

nm theo mặc định Mặt cắt ngang của các thiết bị MOS kênh n và kênh p được đưa

ra trong Hình 1.7 Cổng nMOS được giới hạn với một lớp silicon-nitride cụ thể gây

ra sự căng thẳng của kênh kéo dài bên để cải thiện tính di động của điện tử Các đặctính thiết bị I / V của các thiết bị MOS lỗ hở thấp và tốc độ cao được liệt kê trongBảng 1.2 thu được bằng cách sử dụng mô hình MOS BSIM4

Các mặt cắt ngang của thiết bị MOS lỗ hở thấp và tốc độ cao (Hình 1.12) không tiết

lộ bất kỳ sự khác biệt lớn nào Liên quan đến MOS lỗ hở thấp, các đặc tính I / Vđược báo cáo trong hình 1.13 thể hiện khả năng truyền động hiện tại khoảng 0,6 mAđối với W = 0,5 µm, tức là 1,2 mA / µm ở nguồn điện áp 1,2 V Đối với mức cao-speed MOS, cả chiều dài kênh hiệu dụng và điện áp ngưỡng được giảm nhẹ, để đạtđược dòng điện ấn tượng khoảng 1,5 mA / µm Hạn chế của sự truyền động đángkinh ngạc hiện tại này là dòng rò, tăng từ 60 nA / µm (lỗ hở thấp) lên 600 nA / µm

(tốc độ cao), như đã thấy trong đường cong Id / Vg cho Vg = 0 V, Vb = 0 V (Hình1.14-b).

Bảng 1.2: Các thông số nMOS đặc trưng trong công nghệ CMOS 90 nm được cung cấp trong

30 nA

0.1 um

50 nm0.5 um0.25 V 0.74 mA

300 nA

Hình 1.12: Tầm nhìn tử trên cao và mặt cắt ngang của thiết bị nMOS[2].

Hình 1.13: Đặc điểm Id / Vd của thiết bị nMOS lỗ hở và tốc độ cao (W = 0,5 µm, L = 0,1 µm)

[2].

Hình 1.14: Các đặc điểm Id / Vd (tỷ lệ thấp) của thiết bị lỗ hở và tốc độ cao

(W = 0,5 µm, L = 0,1 µm)[2].

1.1.7 Đặc tính của thiết bị MOS kênh P

Bảng 1.3: Các thông số pMOS đặc trưng trong công nghệ CMOS 90 nm được cung cấp trong

21 nA

0.1 um

50 nm0.5 um 0.39 mA

135 nA

Hình 1.15: Mặt cắt ngang của thiết bị pMOS[2].

Dòng ổ pMOS trong công nghệ 90 nm này cao tới 700 µA / µm đối với MOS rò rỉthấp và tối đa 800 µA / µm cho MOS tốc độ cao (Hình 1.10) Một sợi tơ Silicium-bermanium (Sibe) mới tạo ra sự căng thẳng của kênh nén làm tăng tính di động của

lỗ pMOS Những giá trị này đặc biệt cao, vì các ứng dụng đích cho công nghệ này

tại Intel là các mạch kỹ thuật số tốc độ cao như bộ vi xử lý Dòng rò khoảng 40 nA /

µm đối với MOS rò rỉ thấp và gần 300 nA / µm đối với các thiết bị tốc độ cao

1.1.8 Tốc độ cao, mục đích chung và các biến thể quy trình công suất thấp

Công nghệ xử lý 90 nm được đề xuất trong MICROWIND tương ứng với tốc độcao nhất có thể, với giá trị dòng rò rất quan trọng Biến thể công nghệ này được gọi

là "tốc độ cao" vì nó được dành riêng cho các ứng dụng mà tốc độ cao là mục tiêuchính: bộ vi xử lý nhanh, DSP nhanh, vv Lựa chọn công nghệ thứ hai là "mục đíchchung" (Hình 1.11) Điều này nhắm vào các sản phẩm tiêu chuẩn, nơi yếu tố tốc độkhông quan trọng Dòng rò là một bậc độ lớn thấp hơn tùy chọn tốc độ cao, và độtrễ cổng tăng lên 50%, như đã thấy trong các tham số được liệt kê trong Bảng 1.4.Biến thể “năng lượng thấp” liên quan đến các IC mà rò rỉ phải ở mức thấp nhất cóthể, một tiêu chí xếp hạng đầu tiên trong các ứng dụng như thiết bị nhúng, điệnthoại di động và tổ chức cá nhân Độ trễ cổng được nhân với ba so với biến thể tốc

độ cao, chủ yếu là do oxit dày hơn và chiều dài cổng lớn hơn

Hình 1.16: Giới thiệu ba biến thể của công nghệ 90 nm.

CHƯƠNG 2 VI MẠCH MÃNG LOGIC LẬP TRÌNH TRƯỜNG (FPGA)

Hình 2.1: Cấu trúc cơ bản của một FPGA[3].

Hình 2.2: Sử dụng một FPGA để xây dựng một cổng XOR ba đầu vào[3].

Chú ý rằng các FPGA không chỉ tồn tại như các thành phần đơn giản, mà còn là cáckhối macro trong các thiết kế hệ thống trên chip (Hình 2.4) Trong trường hợp củacác hệ thống truyền thông, logic có thể cấu hình có thể được thay đổi động để thíchnghi với các giao thức truyền thông được cải thiện Trong trường hợp các hệ thốngcông suất rất thấp, logic có thể cấu hình có thể xử lý nhiều tác vụ khác nhau trongchuỗi, thay vì nhúng tất cả phần cứng tương ứng không bao giờ hoạt động songsong

Hình 2.3: Các FPGA tồn tại dưới dạng các IC độc lập hoặc các khối trong hệ thống trên

chip[3].

1.4 Cấu hình mạch logic

Khối logic lập trình phải có khả năng thực hiện tất cả các hàm logic cơ bản, đó

là INV, AND, NAND, OR, NOR, XOR, XNOR, v.v Một số phương pháp tiếp cậnđược sử dụng trong ngành công nghiệp FPGA để đạt được mục tiêu này Cách tiếpcận đầu tiên bao gồm việc sử dụng các bộ đa kênh, phương pháp thứ hai trong việc

sử dụng các bảng tra cứu

1.1.9 Mạch ghép kênh (MUX)

Mạch dồn kênh hay còn gọi là mạch ghép kênh, đa hợp (Multiplexer-MUX) là 1dạng mạch tổ hợp cho phép chọn 1 trong nhiều đường đường vào song song (cáckênh vào) để đưa tới 1 đường ra (gọi là kênh truyền nối tiếp) Việc chọn đường nàotrong các đường đường vào do các đường chọn quyết định Ta thấy MUX hoạt độngnhư 1 công tắc nhiều vị trí được điều khiển bởi mã số Mã số này là dạng số nhịphân, tuỳ tổ hợp số nhị phân này mà ở bất kì thời điểm nào chỉ có 1 đường vàođược chọn và cho phép đưa tới đường ra

Các mạch dồn kênh thường gặp là 2 sang 1, 4 sang 1, 8 sang 1, …Nói chung là từ2n sang 1 Mục tiếp theo sẽ phân tích và thiết kế mạch dồn kênh 4 sang 1

1.1.10 Bảng tra (LUT)

LUT là khối logic có thể thực hiện bất kì hảm logic nào từ 4 đầu vào, kết quả củahàm này tùy vào mục đích mà gửi ra ngoài khối logic trực tiếp hay thông qua cácphần tử nhớ flip-flop

Nếu nhìn cấu trúc tổng thể của mảng LUT thì ngoài 4 đầu vào kể trên còn hổ trợthêm 2 đầu vào bổ sung từ các khối logic phân bố trước và sau nó nâng tổng số đầuvào của LUT lên 6 chân Cấu trúc này là nhằm tăng tốc các bộ số học logic

Hình 2.4: LUT 3 ngõ vào

1.1.11 Bộ nhớ

Bộ nhớ bán dẫn là thành phần quan trọng trong các IC hiện đại Ký ức độc lậpchiếm khoảng 30% thị trường IC toàn cầu Trong một hệ thống trên chip, các mạchnhớ thường chiếm hơn 75% tổng số bóng bán dẫn.

là các thiết bị có thể xóa và lập trình được Chúng bao gồm ROM cũ có thể lập trìnhbằng điện (EPROM), bộ nhớ có thể xóa bằng điện gần đây (EEPROM, FLASH) và

bộ nhớ RAM kháng điện từ (MRAM) mới và bộ nhớ RAM điện từ (FRAM)

1.1.12 Cầu chì và không cầu chì

Để giữ lại cấu hình ngay cả khi không có nguồn điện, các ký ức không bị mất phảiđược sử dụng Một bộ nhớ không thể lập trình một lần là cầu chì Thông thường,một tiếp xúc giữa các lớp kim loại được sử dụng như một cầu chì, vì dòng điện quádòng sẽ thổi cấu trúc của nó, như được minh họa trong hình 2.5 Mặc dù kỹ thuậtnày gây ra thiệt hại nghiêm trọng gần tiếp xúc, nhưng không có lớp công nghệ cụthể nào được yêu cầu vì nó là một phương pháp tương thích CMOS

Hình 2.5: Cầu chì[3].

Một trình điều khiển có chiều rộng kênh lớn (vài µm), được cung cấp bởi điện ápcao nhất có sẵn (VDDH) tạo ra một xung hiện tại rất mạnh Sơ đồ mạch của mạch

cầu chì được thể hiện trong hình 2.6 Khi lệnh BlowFuse hoạt động, cả hai thiết bịnMOS và pMOS đều bật, dẫn đến dòng điện ngắn mạch Dòng điện này phải caohơn 15 mA để phá hủy tiếp xúc.

Ngược lại với cầu chì, trạng thái bình thường của antifuse sẽ được mở ra Trong ví

dụ minh họa trong hình 2.11, một chất cách điện mỏng làm gián đoạn tiếp xúc giữametal1 và metal2 Một điện áp rất cao được áp dụng giữa metal1 và metal2 (thường

là 10 V) phá vỡ oxit và tạo ra một đường dẫn điện giữa các lớp kim loại Việc sửdụng điện áp rất cao trên chip đòi hỏi phải sử dụng cẩn thận MOS cao áp và cụ thể I/ O miếng đệm, để đảm bảo rằng không có một phần của mạch bị hư hỏng

Một cấu trúc phổ biến khác, được gọi là ONO (Oxide, Nitride, Oxide) dẫn đến mộtđường dẫn điện trở khi được lập trình Giá trị điển hình của điện trở là 500 Ω Theothống kê, sự lan truyền của điện trở lớn hơn nhiều đối với SiO2 so với cầu chìONO Điều này làm cho cầu chì ONO hấp dẫn hơn, với mức giá của các bước quytrình bổ sung

Hình 2.6: Lập trình mạch cầu chì[3].

Hình 2.7: Các nguyên tắc không cầu chì và so sánh sức cản giữa ONO và SiO2[3].

Các nguyên tắc không cầu chì và các loại comOther của các ký ức không bị mấtđang được sử dụng để lập trình phần cứng của các mảng FPGA: EEPROM và các

bộ nhớ FRAM Những bộ nhớ này không bị thay đổi khi nguồn điện bị hỏng và cóthể lập trình lại một số lượng lớn lần

1.5 Thực hiện trong DSCH

Trong DSCH, một biểu tượng LUT được đề xuất trong menu biểu tượng (Hình 2.8)

Nó tương đương với sơ đồ của hình 2.4 Một thuộc tính quan trọng của biểu tượngLUT là khả năng giữ lại chương trình nội bộ như một bộ nhớ không bay hơi sẽ làmđược Giao diện người dùng của biểu tượng LUT được đưa ra trong hình 2.8 Có bacách để lấp LUT Một bao gồm trong việc xác định mỗi phần tử mảng với một sốkhông hoặc một Số này tương ứng với sự kết hợp logic của các đầu vào F2, F1, F0

Ví dụ n ° 4 được mã hóa 100 theo dạng nhị phân, tương ứng với F2 = 1, F1 = 0 vàF0 = 0 Một giải pháp thứ hai bao gồm việc chọn mô tả hàm trong danh sách Thôngtin logic Fout được gán cho mỗi kết hợp các đầu vào sẽ cập nhật LUT Một giảipháp thứ ba cũng được đề xuất: nhập mô tả dựa trên đầu vào F0, F1 và F2, và toán

tử logic “~” (Not), “&” (And), “|” (Or) và “^” (Xor) Sau đó nhấp vào nút Fill LUT

để chuyển kết quả của biểu thức tới bảng

Hình 2.8: Biểu tượng LUT.

1.6 Khối logic lập trình

Khối logic lập trình bao gồm LUT, thanh ghi D và một số MUX Có tồn tại nhiềucấu trúc có thể cho các khối logic Chúng tôi trình bày trong hình 2.16 một cấu trúcđơn giản có một số điểm tương đồng với Xilinx XC5200 series Khối cấu hìnhchứa hai cấu trúc hoạt động, LUT và thanh ghi D, có thể hoạt động độc lập hoặcđược trộn lẫn với nhau

1.7 Kết nối giữa các khối

1.1.13 Điểm kết nối có thể lập trình

Điểm kết nối có thể lập trình sơ cấp (PIP) có thể được tìm thấy trong bộ các biểutượng Chuyển mạch nâng cao (Hình 2.9) Nó bao gồm một cầu nối có thể cấu hìnhgiữa hai kết nối

PIP có thể có hai trạng thái: ‘Bật’ và ‘Tắt’ Bạn có thể chuyển từ ‘Bật’ sang ‘Tắt’bằng cách nhấp đúp vào biểu tượng (màn hình hiển thị trong Hình 2.10) và nhấpvào nút Bật / Tắt

Cây cầu có thể được xây dựng từ một cổng truyền dẫn, được kiểm soát một lần nữabởi một tế bào D-reg (Hình 2.11) Khi thông tin đăng ký chứa số không, cổngtruyền sẽ tắt và không có liên kết nào tồn tại giữa Interco1 và Interco2 Khi thôngtin được giữ bởi thanh ghi là một, cổng truyền sẽ thiết lập một liên kết điện trở giữaInterco1 và Interco2 Giá trị điện trở khoảng 100 Ω.

Việc tập hợp lại các điểm kết nối có thể lập trình thành một ma trận có tầm quantrọng quan trọng để đảm bảo tính linh hoạt định tuyến lớn nhất

Hình 2.9: PIP trong bảng các ký hiệu.

Hình 2.10: Thay đổi trạng thái của PIP.

Hình 2.11: Cấu trúc bên trong của PIP và minh họa hành vi của nó khi (a) Tắt và (b) Bật.

Liên kết giữa In1 và Out1, In2 và Out2, In3 và Out3 đạt được bằng cách bật một sốPIP Một công cụ định tuyến cụ thể thường xử lý tác vụ này, nhưng việc sắp xếp lạithủ công không phải là hiếm trong một số tình huống phức tạp Trong DSCH, chỉcần nhấn phím “O” để bật PIP On và Off

1.1.14 Ma trận chuyển mạch

Ma trận chuyển mạch là một điểm kết nối có thể lập trình phức tạp, cho phép mộtloạt các kết hợp định tuyến trong một lần kết nối chéo duy nhất Các khía cạnh của

ma trận chuyển mạch được đưa ra trong hình 2.12 Ma trận bao gồm sáu cầu nối cóthể cấu hình giữa hai kết nối chính

Biểu tượng ma trận chuyển đổi có thể được tìm thấy trong bộ biểu tượng Thiết bịchuyển mạch nâng cao Bằng cách nhấp đúp vào biểu tượng ma trận, bạn có thể truycập vào sáu nút Bật / Tắt

Để dễ dàng lập trình ma trận, các vết cắt ngắn tồn tại trong DSCH Bạn có thể thayđổi trạng thái của ma trận bằng cách đặt con trỏ trên biểu tượng mong muốn vànhấn các phím sau:

ghi nhớ cấu hình mong muốn Các tế bào D-reg được xích để một DataIn đầu vàođơn và LoadClock một đồng hồ đủ để cấu hình ma trận.

Các khối cấu hình được kết hợp với các điểm kết nối có thể lập trình và chuyển đổi

ma trận để tạo ra một lõi cấu hình hoàn chỉnh

CHƯƠNG 3 THIẾT KẾ VÀ THỰC THI

00110101

Hình 3.1: Mạch schematic của bộ Mux.

Hình 3.2: Kết quả dạng sóng của bộ Mux.

Giatri1

Giatri2

Giatri3

Giatri4

Giatri5

Giatri6

Giatri70

00001000

00100000

00000010

01000000

00000100

00010000

00000001

Hình 3.3: Mạch schematic của bộ LUT.

Hình 3.4: Kết quả dạng sóng bộ LUT

 Kết luận

Với mỗi trạng thái của ngõ vào thì giá trị sẽ được suất ra tương ứng và lưu vàothanh ghi enable tương ứng Khi thanh ghi được chọn thì ngõ ra sẽ xuất giá trị củathanh ghi đó

1.1.17 Ma trận chuyển mạch

Hình 3.5: Mạch schematic ma trận chuyển mạch.

0110

Hình 3.7: Mạch schematic của cổng XOR2.

01010

01101

1

11

01

01

Hình 3.9: Mạch schematic của cổng XOR3.

0101

0001

Hình 3.11: Mạch schematic của cổng AND2.

Vào Ra

0011

0101

1110

Hình 3.13: Mạch schematic của cổng NAND2.

0111

Hình 3.15: Mạch schematic của cổng OR2