THIẾT kế bộ NHỚ RAM 64 BIT FPGA (có code)

THIẾT kế bộ NHỚ RAM 64 BIT FPGA (có code) .............................................. THIẾT kế bộ NHỚ RAM 64 BIT FPGA (có code) .............................................. THIẾT kế bộ NHỚ RAM 64 BIT FPGA (có code) .............................................. THIẾT kế bộ NHỚ RAM 64 BIT FPGA (có code) .............................................. THIẾT kế bộ NHỚ RAM 64 BIT FPGA (có code) ..............................................

THIẾT KẾ BỘ NHỚ RAM 64 BIT MỤC LỤC DANH MỤC CÁC TỪ VIẾT TẮT WL: Word Lines BL: Bit Lines WE: Write Eneable DANH MỤC BẢNG BIỂU Bảng 1-1: Bảng chức chân………………………………………………4 DANH MỤC HÌNH VẼ Hình 1-1: Các phân lớp nhớ CMOS.[1]………………………… Hình 1-2: Cấu tạo nhớ.[2]……………………………………… Hình 1-3: Sơ đồ cấu tạo nên RAM.[3] ……………………………………………3 Hình 1-4: Quá trình viết tế bào.[4]…………………………………….5 Hình 1-5: Quá trình đọc tế bào.[5]…………………………………….6 Hình 2-1: Sơ đồ khối RAM.[6]……………………………………………… Hình 2-2: Lưa đồ giải thuật……………………………………………………… Hình 2-3: Cấu tạo đầy đủ RAM.[7]………………………………………… Hình 2-4: Cấu tạo decoder.[8]………………………………………… 10 Hình 2-5: Cấu tạo tế bào nhớ.[9]……………………………………… 11 Hình 2-6: Cấu tạo WE.[10]………………………………………………… 11 Hình 3-1: Schematic cho RAM 64 bit……………………………………………13 Hình 3-2: Kết mơ Quartus…………………………………… 14 Hình 3-3: Data 1000 đưa vào địa 00………………………………… 16 Hình 3-4: Data 0110 đưa vào địa 01………………………………… 17 Hình 3-5: Data 0111 đưa vào địa 10………………………………… 18 Hình 3-6: Data 1001 đưa vào địa 11………………………………… 19 Hình 3-7: Data 1000 xuất địa 00………………………………………….21 Hình 3-8: Data 0110 xuất địa 01………………………………………….22 Hình 3-9: Data 0111 xuất địa 10………………………………………….23 Hình 3-9: Data 1001 xuất địa 11………………………………………….24 Hình 3-10: Tài nguyên sử dụng mạch………………………………………25 Hình 3-11: Tài nguyên sử dụng mạch………………………………………26 Hình 3-12: Delay mạch………………………………………………………26 Hình 3-13: Cơng nghê sử dụng 0.5 um……………………………………… 27 Hình 3-14: Sơ đồ CMOS cell RAM.[11]…………………………………….28 Hình 3-15: Layout cell RAM……………………………………………… 28 Hình 3-16: Sơ đồ chân CMOS sử dụng cổng nand2.[12]………………………29 Hình 3-17: Layout row decoder………………………………………………….29 Hình 3-18: Sơ CMOS column decoder.[13]…………………………… 30 Hình 3-19: Layout column decoder…………………………………………30 Hình 3-20: Sơ CMOS Sense Amplifier.[14]…………………………… 31 Hình 3-21: Layout Sense Amplifier…………………………………………31 Hình 3-22: Layout RAM 64 bit…………………………………………… 32 Hình 3-23: Kiểm tra DRC……………………………………………………… 32 Trang CHƯƠNG 1: CƠ SỞ LÍ LUẬN 1.1 Tổng quan nhớ Bộ nhớ bán dẫn thành phần quang trọng ICs đại Chỉ riêng nhớ chiếm 30% tổng lượng ICs bán giới Trong hệ thống chip, mạch nhớ chiếm 75% tổng số transistor Có phân nhóm nhớ là: volatile and non-volatile memories Hình 1-1: Các phân lớp nhớ CMOS.[1] Read Only Memory (ROM) kiểu đơn giản non-volatile memories One-time Programmable Memories (PROM) thành phần quang trọng họ non-volatile memories, lại thành phần phổ biến họ nonvolatile memories Thành phần lâu đời Electrically Programmable ROM ( EPROM) thời gian gần Electrically Erasable ROM (EEPROM, FLASH), Magneto-resistive RAM (MRAM) Ferroelectric RAM (FRAM) Thiết kế RAM 64 bit Trang Random Access Memory (RAM) nhớ khả biến, cho phép truy xuất đọcghi ngẫu nhiên, đến vị trí ngẫu nhiên nhớ dựa theo địa ô nhớ Thông tin lưa RAM tạm thời, điện Có hai loại nhớ truy cập ngẫu nhiên SRAM (RAM tĩnh) DRAM (RAM động) giữ liệu theo cách khác DRAM yêu cầu liệu làm định kì để giữ lại liệu SRAM không cần làm transistor , bên tiếp tục giữ liệu miễn điện không bị SRAM cấu thành từ transistor, DRAM lại cấu thành từ tụ điện nên phải diễn trình nạp điện, cần nạp điện cho tụ thường xuyên Do đó, SRAM có tốc độ truy cập nhanh so với DRAM 1.2 RAM Hình 1-2: Cấu tạo nhớ.[2] Hình 1-2 hình hiển thị cấu tạo ghi Một ghi bao gồm: nhớ mảng, nhớ giải mã hàng, giải mã cột mạch đọc Thiết kế RAM 64 bit Trang Bộ giải mã cột chọn hàng N từ N bit Bộ giải mã cột hoạt động tương tự 2M từ M bit Bộ nhớ mảng sở 2N hàng 2M cột với lặp lại tế bào Giá trị N M thường 10, kết ta có 1024 hàng 1024 cột, tương ứng với 1048576 tế bào nhớ Ở đây, yêu cầu thiết kế RAM 64 bit nên ta thấy rằng, có N = M = 4, có 2 hàng 24 cột, tương ứng có 64 tế bào nhớ Hình 1-3: Sơ đồ cấu tạo nên RAM.[3] RAM 64 bit: WE có nhiệm vụ điều khiển trình read hay write, đường địa 16 đường liệu vào xung clock có kích cho q trình đọc viết diễn Port I/O type Input Clock Input WE Input Data in Thiết kế RAM 64 Output bit Data out Description Clock signal 0: Pre-charge 1: Evaluate bit read/write signal 1: Write 0: Read RAM data When WE is: 1: Write the data to RAM RAM data When WE is: 0: Read the data stored in RAM Trang 10 Bảng 1-1: Bảng chức chân 1.3 Quá trình write read bên RAM RAM bao gồm hàng cột tạo thành ma trận tế bào nhớ Các hàng gọi Word Lines (WL) điều khiển hàng để truy cập vào tế bào nhớ, xác định nhận thay đổi liệu lưa trữ Mặt khác, cột gọi Bit Lines (BL) có trách nhiệm thực liệu vào tế bào nhớ hay trình read write tế bào nhớ Bit Lines thường tồn theo cặp, đối diện (BL ~BL) Cuối cùng, có tế bào nhớ lưa trữ xuất giá trị bên tế bào 1.3.1 Quá trình write RAM Quá trình write vào nhớ:  Tắt Sense Amplifier kích hoạt pre-charge cân  Tắt pre-charge, chuẩn bị liệu viết (Data in =1) đưa lện viết (WE = 1)  Kích hoạt Sense Amplifier để khuếch đại mức logic Bit Lines  Kích hoạt Word Lines để bật cổng transistors Q5 Q6, cho phép thay đổi giá trị Thiết kế RAM 64 bit Trang 35 3.4.3 Row decoder ( Sử dụng cổng nand2) Hình 3-16: Sơ đồ chân CMOS sử dụng cổng nand2.[12] Hình 3-17: Layout row decoder Thiết kế RAM 64 bit Trang 36 3.4.4 Column decoder (Sử dụng nand4) Hình 3-18: Sơ đô CMOS column decoder.[13] Thiết kế RAM 64 bit Trang 37 Hình 3-19: Layout column decoder Thiết kế RAM 64 bit Trang 38 3.4.5 Layout Sense Amplifier Hình 3-20: Sơ CMOS Sense Amplifier.[14] Hình 3-21: Layout Sense Amplifier Thiết kế RAM 64 bit Trang 39 3.4.6 Layout hồn chỉnh Hình 3-22: Layout RAM 64 bit Hình 3-23: Kiểm tra DRC Thiết kế RAM 64 bit Trang 40 CHƯƠNG 4: KẾT LUẬN 4.1 Nhận xét Mạch hoạt động với lý thuyết đề cập Việc lưa xuất phải cho phép xung clock, xung clock kích khơng chu kỳ mạch bị sai hai q trình đọc viết Ngồi ra, mạch bị ảnh hưởng delay nên giá trị bị trễ vài ns 4.2 Hướng phát triển Từ mạch RAM 64 bit ta có thẻ phát triển lên dung lượng lớn mà ảnh hưởng lớn mạch vẽ layout phức tạp, nên vấn đề phát triển lên thách thức Ngoài mạch bị ảnh hưởng delay nên phát triển phải tính tốn tối ưa độ trể Thiết kế RAM 64 bit Trang 41 TÀI LIỆU THAM KHẢO [1] [2] [3] [7] [9] [10] [11] Etienne Sicard, Sonia Delmas Bendhia Advanced CMOS cell design trang 13-22 [4] [5] http://thefragmentationparadox.blogspot.com/2014/12/sram-memories.html [6] http://www.cse.scu.edu/~tschwarz/coen180_04/LN/sram.html [8] http://ece-research.unm.edu/jimp/310/slides/8086_memory3.html [12] [13] [14] http://nptel.ac.in/courses/117101058/Slides/30.3.htm Thiết kế RAM 64 bit Trang 42 PHỤ LỤC megafunction wizard: %RAM: 1-PORT% GENERATION: STANDARD VERSION: WM1.0 MODULE: altsyncram -=========================================================== = File Name: da3.vhd Megafunction Name(s): altsyncram - Simulation Library Files(s): altera_mf -=========================================================== = ************************************************************ THIS IS A WIZARD-GENERATED FILE DO NOT EDIT THIS FILE! - 9.1 Build 350 03/24/2010 SP SJ Web Edition ************************************************************ Copyright (C) 1991-2010 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic Thiết kế RAM 64 bit Trang 43 functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors Please refer to the applicable agreement for further details LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY altera_mf; USE altera_mf.all; ENTITY da3 IS PORT ( address : IN STD_LOGIC_VECTOR (1 DOWNTO 0); clock : IN STD_LOGIC := '1'; data : IN STD_LOGIC_VECTOR (3 DOWNTO 0); wren : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); ledr : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); END da3; Thiết kế RAM 64 bit Trang 44 ARCHITECTURE SYN OF da3 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0); COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING; clock_enable_output_a : STRING; intended_device_family : STRING; lpm_hint : STRING; lpm_type : STRING; numwords_a : NATURAL; operation_mode : STRING; outdata_aclr_a : STRING; outdata_reg_a : STRING; power_up_uninitialized : STRING; widthad_a : NATURAL; width_a : NATURAL; width_byteena_a : NATURAL ); PORT ( wren_a : IN STD_LOGIC ; clock0 : IN STD_LOGIC ; address_a q_a Thiết kế RAM 64 bit : IN STD_LOGIC_VECTOR (1 DOWNTO 0); : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); Trang 45 data_a : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ); END COMPONENT; BEGIN q "UNREGISTERED", power_up_uninitialized => "FALSE", widthad_a => 2, width_a => 4, width_byteena_a => Thiết kế RAM 64 bit Trang 46 ) PORT MAP ( wren_a => wren, clock0 => clock, address_a => address, data_a => data, q_a => sub_wire0 ); END SYN; -=========================================================== = CNX file retrieval info -=========================================================== = Retrieval info: PRIVATE: ADDRESSSTALL_A NUMERIC "0" Retrieval info: PRIVATE: AclrAddr NUMERIC "0" Retrieval info: PRIVATE: AclrByte NUMERIC "0" Retrieval info: PRIVATE: AclrData NUMERIC "0" Retrieval info: PRIVATE: AclrOutput NUMERIC "0" Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC "0" Retrieval info: PRIVATE: BYTE_SIZE NUMERIC "8" Retrieval info: PRIVATE: BlankMemory NUMERIC "1" Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "0" Thiết kế RAM 64 bit Trang 47 Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "0" Retrieval info: PRIVATE: Clken NUMERIC "0" Retrieval info: PRIVATE: DataBusSeparated NUMERIC "1" Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC "0" Retrieval info: PRIVATE: INIT_FILE_LAYOUT STRING "PORT_A" Retrieval info: PRIVATE: INIT_TO_SIM_X NUMERIC "0" Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone II" Retrieval info: PRIVATE: JTAG_ENABLED NUMERIC "0" Retrieval info: PRIVATE: JTAG_ID STRING "NONE" Retrieval info: PRIVATE: MAXIMUM_DEPTH NUMERIC "0" Retrieval info: PRIVATE: MIFfilename STRING "" Retrieval info: PRIVATE: NUMWORDS_A NUMERIC "4" Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0" Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_PORT_A NUMERIC "3" Retrieval info: PRIVATE: RegAddr NUMERIC "1" Retrieval info: PRIVATE: RegData NUMERIC "1" Retrieval info: PRIVATE: RegOutput NUMERIC "0" Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0" Retrieval info: PRIVATE: SingleClock NUMERIC "1" Retrieval info: PRIVATE: UseDQRAM NUMERIC "1" Retrieval info: PRIVATE: WRCONTROL_ACLR_A NUMERIC "0" Retrieval info: PRIVATE: WidthAddr NUMERIC "2" Retrieval info: PRIVATE: WidthData NUMERIC "4" Retrieval info: PRIVATE: rden NUMERIC "0" Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "BYPASS" Retrieval info: "BYPASS" Thiết kế RAM 64 bit CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING Trang 48 Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone II" Retrieval info: CONSTANT: LPM_HINT STRING "ENABLE_RUNTIME_MOD=NO" Retrieval info: CONSTANT: LPM_TYPE STRING "altsyncram" Retrieval info: CONSTANT: NUMWORDS_A NUMERIC "4" Retrieval info: CONSTANT: OPERATION_MODE STRING "SINGLE_PORT" Retrieval info: CONSTANT: OUTDATA_ACLR_A STRING "NONE" Retrieval info: CONSTANT: OUTDATA_REG_A STRING "UNREGISTERED" Retrieval info: CONSTANT: POWER_UP_UNINITIALIZED STRING "FALSE" Retrieval info: CONSTANT: WIDTHAD_A NUMERIC "2" Retrieval info: CONSTANT: WIDTH_A NUMERIC "4" Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC "1" Retrieval info: USED_PORT: address 0 INPUT NODEFVAL address[1 0] Retrieval info: USED_PORT: clock 0 0 INPUT VCC clock Retrieval info: USED_PORT: data 0 INPUT NODEFVAL data[3 0] Retrieval info: USED_PORT: q 0 OUTPUT NODEFVAL q[3 0] Retrieval info: USED_PORT: wren 0 0 INPUT NODEFVAL wren Retrieval info: CONNECT: @address_a 0 address 0 Retrieval info: CONNECT: q 0 @q_a 0 Retrieval info: CONNECT: @clock0 0 0 clock 0 0 Retrieval info: CONNECT: @data_a 0 data 0 Retrieval info: CONNECT: @wren_a 0 0 wren 0 0 Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all Retrieval info: GEN_FILE: TYPE_NORMAL da3.vhd TRUE Retrieval info: GEN_FILE: TYPE_NORMAL da3.inc FALSE Retrieval info: GEN_FILE: TYPE_NORMAL da3.cmp FALSE Retrieval info: GEN_FILE: TYPE_NORMAL da3.bsf TRUE Thiết kế RAM 64 bit Trang 49 Retrieval info: GEN_FILE: TYPE_NORMAL da3_inst.vhd FALSE Retrieval info: GEN_FILE: TYPE_NORMAL da3_waveforms.html FALSE Retrieval info: GEN_FILE: TYPE_NORMAL da3_wave*.jpg FALSE Retrieval info: LIB_FILE: altera_mf Thiết kế RAM 64 bit ... read, write hoạt động Thiết kế RAM 64 bit Trang 19 CHƯƠNG 3: KẾT QUẢ THIẾT KẾ 3.1 Schematic cho RAM 64 bit Hình 3-1: Schematic cho RAM 64 bit Hình 3-1 cho ta thấy cấu tạo RAM, địa tạo khối Ở mạch... Magneto-resistive RAM (MRAM) Ferroelectric RAM (FRAM) Thiết kế RAM 64 bit Trang Random Access Memory (RAM) nhớ khả biến, cho phép truy xuất đọcghi ngẫu nhiên, đến vị trí ngẫu nhiên nhớ dựa theo địa nhớ Thông... mức logic lưa trữ tế bào cho phép xuất Thiết kế RAM 64 bit Trang 13 CHƯƠNG 2: THIẾT KẾ MẠCH 2.1 Sơ đồ khối Hình 2-1: Sơ đồ khối RAM. [6] Để tạo RAM 64 bit ta cần phải có hàng 16 cột, để xác định