THIẾT kế CHIP THỰC HIỆN TRỪ 8 BIT (có layout)

THIẾT kế CHIP THỰC HIỆN TRỪ 8 BIT (có layout) ......................... THIẾT kế CHIP THỰC HIỆN TRỪ 8 BIT (có layout) ......................... THIẾT kế CHIP THỰC HIỆN TRỪ 8 BIT (có layout) ......................... THIẾT kế CHIP THỰC HIỆN TRỪ 8 BIT (có layout) ......................... THIẾT kế CHIP THỰC HIỆN TRỪ 8 BIT (có layout) .........................

THIẾT KẾ CHIP THỰC HIỆN TRỪ BIT MỤC LỤC DANH MỤC CÁC HÌNH VẼ VI DANH MỤC CÁC BẢNG BIỂU VIII DANH MỤC CÁC TỪ VIẾT TẮT IX CHƯƠNG TÌM HIỂU VỀ NGƠN NGỮ LẬP TRÌNH, PHẦN CỨNG VÀ PHẦN MỀM THIẾT KẾ CHIP .1 1.1 TÌM HIỂU VỀ NGƠN NGỮ LẬP TRÌNH PHẦN CỨNG VHDL [1] 1.1.1 Lịch sử mục đích đời ngơn ngữ VHDL .1 1.1.2 Một số ưu điểm ngôn ngữ VHDL so với ngôn ngữ khác .2 1.2 TÌM HIỂU VỀ PHẦN MỀM THIẾT KẾ VÀ VIẾT NGÔN NGỮ VHDL QUARTUS II 1.2.1 Giới thiệu chung .3 1.2.2 Khả thiết kế logic Quartus II .4 1.3 TÌM HIỂU VỀ PHẦN MỀM THIẾT KẾ LAYOUT IC L-EDIT [3] 1.3.1 Tổng quang thiết kế Layout 1.3.2 Các công cụ vùng làm việc L-Edit 1.4 TÌM HIỂU VỀ KIT DE2 [4] 1.4.1 Giới thiệu 1.4.2 Các chức KIT DE2 : CHƯƠNG XÂY DỰNG NGUYÊN LÍ VÀ THIẾT KẾ MẠCH .10 2.1 CÁC THUẬT TOÁN SỐ HỌC VÀ VẼ SƠ ĐỒ MẠCH LOGIC CHO PHÉP TRỪ [5] .10 2.1.1 Mạch trừ bán phần 10 2.1.2 Mạch trừ toàn phần 11 2.2 SƠ ĐỒ KHỐI VÀ NGUYÊN LÍ HOẠT ĐỘNG CỦA MẠCH 12 2.3 THIẾT KẾ LAYOUT CHO CHIP BẰNG L-EDIT 13 2.3.1 Chuyển sơ đồ mạch theo cơng nghệ Cmos 0.5µm 13 2.3.2 Thiết kế Layout cho chip theo cơng nghệ Cmos 0.5µm 14 CHƯƠNG KẾT QUẢ MÔ PHỎNG VÀ KIỂM TRA THỰC TẾ TRÊN KIT .20 3.1 KẾT QUẢ MÔ PHỎNG TRÊN QUARTUS II 20 3.1.1 Mơ dạng sóng .20 3.1.2 Đánh giá Power, Delay, Tài nguyên sử dụng 20 3.2 KIỂM TRA MẠCH THỰC TẾ TRÊN KIT DE2 .23 CHƯƠNG KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 26 4.1 KẾT LUẬN 26 4.2 HƯỚNG PHÁT TRIỂN 26 TÀI LIỆU THAM KHẢO 27 DANH MỤC CÁC HÌNH VẼ HÌNH 1-1: PHẦN MỀM QUARTUS II [2] HÌNH 1-2: BIỂU TƯỢNG PHẦN MỀM L-EDIT HÌNH 1-3: CÁC THANH CÔNG CỤ CỦA L-EDIT HÌNH 1-4: GIAO DIỆN LÀM VIỆC CỦA L-EDIT .7 HÌNH 1-5 : KIT DE2 HÌNH 2-1 : THIẾT KẾ SCHEMATIC CHO MẠCH TRỪ BÁN PHẦN 10 HÌNH 2-2 : THIẾT KẾ SCHEMATIC CHO MẠCH TRỪ TỒN PHẦN .12 HÌNH 2-3: THIẾT KẾ SCHEMATIC SƠ ĐỒ KHỐI CỦA MẠCH TRỪ BIT .12 HÌNH 2-3: THIẾT KẾ SCHEMATIC LOGIC MẠCH TRỪ BÁN PHẦN THEO CÔNG NGHỆ CMOS .13 HÌNH 2-4 : THIẾT KẾ SCHEMATIC LOGIC MẠCH TRỪ TỒN PHẦN THEO CƠNG NGHỆ CMOS .14 HÌNH 2-5: SƠ ĐỒ TẾ BÀO CỦA CỔNG NOT [6] 14 HÌNH 2-6: THIẾT KẾ LAYOUT CHO CỔNG NOT 15 HÌNH 2-7: SƠ ĐỒ TẾ BÀO CỦA CỔNG NAND [7] 15 HÌNH 2-8: THIẾT KẾ LAYOUT CHO CỔNG NAND 15 HÌNH 2-9: SƠ ĐỒ TẾ BÀO CỦA CỔNG NAND [8] 16 HÌNH 2-10: THIẾT KẾ LAYOUT CHO CỔNG NAND 16 HÌNH 2-11: SƠ ĐỒ TẾ BÀO CỔNG NAND [9] 16 HÌNH 2-12: THIẾT KẾ LAYOUT CHO CỔNG NAND 17 HÌNH 2-13: SƠ ĐỒ TẾ BÀO CỦA CỔNG NOR [10] .17 HÌNH 2-14: THIẾT KẾ LAYOUT CHO CỔNG NOR .17 HÌNH 2-15: THIẾT KẾ LAYOUT MẠCH TRỪ BÁN PHẦN 18 HÌNH 2-16: THIẾT KẾ LAYOUT MẠCH TRỪ TỒN PHẦN 18 HÌNH 2-17: THIẾT KẾ LAYOUT CHO CHIP 19 HÌNH 2-18: THỰC HIỆN ĐÁNH GIÁ DRC CHO LAYOUT 19 HÌNH 3-1: KẾT QUẢ MƠ PHỎNG DẠNG SĨNG TRÊN QUARTUS II .20 HÌNH 3-2: ĐÁNH GIÁ POWER CỦA CHIP .21 HÌNH 3-3: ĐÁNH GIÁ DELAY CỦA CHIP 21 HÌNH 3-4: ĐÁNH GIÁ TÀI NGUYÊN SỬ DỤNG CỦA CHIP 22 HÌNH 3-5: GÁN GIÁ TRỊ NGÕ VÀO VÀ RA LÊN CHÂN KIT DE2 .23 HÌNH 3-6: KIỂM TRA KẾT QUẢ TRÊN KIT DE2 23 HÌNH 3-7: KIỂM TRA KẾT QUẢ TRÊN KIT DE2 24 HÌNH 3-8: KIỂM TRA KẾT QUẢ TRÊN KIT DE2 24 HÌNH 3-9: KIỂM TRA KẾT QUẢ TRÊN KIT DE2 25 DANH MỤC CÁC BẢNG BIỂU BẢNG 2-1 : BẢNG TRẠNG THÁI CỦA PHÉP TRỪ BÁN PHẦN 10 BẢNG 2-2: BẢNG TRẠNG THÁI CỦA PHÉP TRỪ TOÀN PHẦN 11 DANH MỤC CÁC TỪ VIẾT TẮT HDL Hardware Description Language VHDL Very High Speed Intergrated Circuit Hardware Description Language AHDL Altera HDL IBM International Business Machines IEEE Institute of Electrical and Electronics Engineers CMOS Complementary Metal-Oxide-Semiconductor DRC Design Rule Check Trang 1/27 CHƯƠNG TÌM HIỂU VỀ NGƠN NGỮ LẬP TRÌNH, PHẦN CỨNG VÀ PHẦN MỀM THIẾT KẾ CHIP 1.1Tìm hiểu ngơn ngữ lập trình phần cứng VHDL [1] 1.1.1 Lịch sử mục đích đời ngơn ngữ VHDL  VHDL viết tắt cụm từ (Very High Speed Intergrated Circuit Hardware Description Language) - ngôn ngữ mô phần cứng cho mạch tích hợp tốc độ cao VHDL ngôn ngữ mô phần cứng phát triển dùng cho chương trình VHSIC (Very High Speed Intergrated Circuit) Bộ quốc phòng Mỹ Mục tiêu việc phát triển VHDL có ngơn ngữ mô phần cứng tiêu chuẩn thống cho phép phát triển thử nghiệm hệ thống số nhanh cho phép dễ dàng đưa hệ thống vào ứng dụng thực tế Ngơn ngữ VHDL ba công ty Intermetics, IBM Texas Instruments bắt đầu nghiên cứu phát triển vào 7/1983 Phiên cơng bố vào 8/1985 Sau VHDL đề xuất để tổ chức IEEE xem xét thành tiêu chuẩn Năm 1987, đưa  tiêu chuẩn VHDL – tiêu chuẩn IEEE-1076-1987 VHDL phát triển để giải khó khăn việc phát triển, thay đổi lập tài liệu cho hệ thống số, hệ thống số có nhiều tài liệu mơ tả Ðể vận hành bảo trì sửa chữa hệ thống ta cần tìm hiểu tài liệu kỹ lưỡng Với ngơn ngữ mơ phần cứng tốt việc xem xét tài liệu mô tả trở nên dễ dàng tài liệu thực thi để mơ hoạt động hệ thống, xem xét tồn phần tử  hệ thống hoạt động mơ hình thống Trước VHDL đời, có nhiều ngơn ngữ mơ phần cứng sử dụng khơng có tiêu chuẩn thống Các ngơn ngữ mơ phần cứng phát triển để phục vụ mơ chạy chúng Vì ngơn ngữ mơ phần cứng nhà cung cấp thiết bị phát triển, nên mang đặc trưng gắn với thiết bị nhà cung cấp thuộc sở hữu nhà cung cấp Thiết kế chip thực trừ bit Trang 2/27  Trong đó, VHDL phát triển ngôn ngữ độc lập không gắn với phương pháp thiết kế, mô hay công nghệ phần cứng Người thiết kế tự lựa chọn công nghệ, phương pháp thiết kế sử dụng ngôn ngữ 1.1.2 Một số ưu điểm ngôn ngữ VHDL so với ngơn ngữ khác  Tính cơng cộng: VHDL phát triển bảo trợ phủ Mỹ tiêu chuẩn IEEE, VHDL không thuộc sở hữu cá nhân hay tổ chức Do VHDL hỗ trợ nhiều nhà sản xuất thiết bị nhiều nhà cung cấp công cụ thiết kế mô hệ thống Ðây ưu điểm bật VHDL, giúp VHDL trở nên ngày phổ  biến Khả hỗ trợ nhiều công nghệ phương pháp thiết kế: VHDL cho phép thiết kế nhiều phương pháp phương pháp thiết kế từ xuống, hay từ lên dựa vào thư viện có sẵn Như VHDL phục vụ tốt cho nhiều mục đích thiết kế khác nhau, từ việc thiết kế phần tử phổ  biến đến việc thiết kế IC ứng dụng đặc biệt (Application Specified IC) Ðộc lập với công nghệ: VHDL hồn tồn độc lập với cơng nghệ chế tạo phần cứng Một mô tả hệ thống dùng VHDL thiết kế mức cổng chuyển thành tổng hợp mạch khác tuỳ thuộc vào công nghệ chế tạo phần cứng sử dụng (dùng cMOS, nMOS, hay GaAs) Ðây ưu điểm quan trọng VHDL cho phép người thiết kế không cần quan tâm đến công nghệ phần cứng thiết kế hệ thống, có cơng nghệ chế tạo phần cứng đời áp dụng cho  hệ thống thiết kế Khả mô tả mở rộng: VHDL cho phép mô tả hoạt động phần cứng từ mức hệ thống số (hộp đen) mức cổng VHDL có khả mơ tả hoạt động hệ thống nhiều mức sử dụng cú pháp chặt chẽ thống cho mức Như ta mơ thiết kế bao gồm hệ mô tả mức cao hệ mô tả chi tiết Thiết kế chip thực trừ bit Trang 3/27  Khả trao đổi kết quả: Vì VHDL tiêu chuẩn chấp nhận, nên mô hình VHDL chạy mơ đáp ứng tiêu chuẩn VHDL kết mơ tả hệ thống trao đổi nhà thiết kế sử dụng công cụ thiết kế khác tuân theo chuẩn VHDL Hơn nữa, nhóm thiết kế trao đổi mơ tả mức cao hệ thống hệ thống; hệ thiết kế độc  lập Khả hỗ trợ thiết kế mức lớn khả sử dụng lại thiết kế: VHDL phát triển ngơn ngữ lập trình bậc cao, sử dụng để thiết kế hệ thống lớn với tham gia nhóm nhiều người Bên ngơn ngữ VHDL có nhiều tính hỗ trợ việc quản lý, thử nghiệm chia sẻ thiết kế VHDL cho phép dùng lại phần có sẵn 1.2 Tìm hiểu phần mềm thiết kế viết ngôn ngữ VHDL Quartus II 1.1.3 Giới thiệu chung Quartus II công cụ phần mềm phát triển hãng Altera, cung cấp mơi trường thiết kế tồn diện cho thiết kế SOPC (System On a Programmable Chip - hệ thống chip khả trình) Đây phần mềm đóng gói tích hợp đầy đủ phục vụ cho thiết kế logic với linh kiện logic khả trình PLD Altera, gồm dòng APEX, Cyclone, FLEX, MAX, Stratix 1.1.4 Khả thiết kế logic Quartus II  Môi trường thiết kế gồm vẽ, sơ đồ khối, công cụ soạn thảo ngôn        ngữ: AHDL, VHDL, Verilog HDL Thiết kế LogicLock Là công cụ mạnh để tổng hợp logic Khả mô chức thời gian, phân tích thời gian Phân tích logic nhúng với cơng cụ phân tích SignalTap@ II Cho phép xuất, tạo kết nối file nguồn để tạo file chương trình Tự động định vị lỗi Khả lập trình nhận diện linh kiện Thiết kế chip thực trừ bit Trang 12/27  Bit 2: Phép tính Bit phải lấy thêm giá trị bit mượn từ phép trừ Bit để tính giá trị Bit tức Bout(0) Bit Bin(1) vào Bit 2, output gồm D(1) Bout(1) tính dựa cơng thức mạch trừ tồn phần (có số nhớ) : D(1) = Bout(1) =  Từ Bit đến Bit giá trị D[8 3] Bout[8 3] tính tương tự Bit kết thúc Bit 1.7 Thiết kế Layout cho chip L-Edit 1.1.11 Chuyển sơ đồ mạch theo cơng nghệ Cmos 0.5µm Do cơng nghệ Cmos sử dụng có cổng logic NOT, NAND NOR, nên ta thiết kế lại sơ đồ mạch  Mạch trừ bán phần: Biến đổi biểu thức D Bout để đưa cổng NAND, NOR NOT  D = = =  Bout = Hình 2-3: Thiết kế schematic logic mạch trừ bán phần theo công nghệ Cmos  Mạch trừ toàn phần: Biến đổi biểu thức D Bout để đưa cổng NAND, NOR NOT Thiết kế chip thực trừ bit Trang 13/27  D = = =  Bout = = = Hình 2-4 : Thiết kế schematic logic mạch trừ tồn phần theo cơng nghệ Cmos 1.1.12 Thiết kế Layout cho chip theo cơng nghệ Cmos 0.5µm 1.1.1.1 Thiết kế Layout cho cổng logic  Cổng NOT: Hình 2-5: Sơ đồ tế bào cổng NOT [6] Thiết kế chip thực trừ bit Trang 14/27 Hình 2-6: Thiết kế layout cho cổng NOT  Cổng NAND 2: Hình 2-7: Sơ đồ tế bào cổng NAND [7] Hình 2-8: Thiết kế layout cho cổng NAND Thiết kế chip thực trừ bit Trang 15/27  Cổng NAND 3: Hình 2-9: Sơ đồ tế bào cổng NAND [8] Hình 2-10: Thiết kế layout cho cổng NAND  Cổng NAND 4: Hình 2-11: Sơ đồ tế bào cổng NAND [9] Thiết kế chip thực trừ bit Trang 16/27 Hình 2-12: Thiết kế layout cho cổng NAND  Cổng NOR 2: Hình 2-13: Sơ đồ tế bào cổng NOR [10] Hình 2-14: Thiết kế layout cho cổng NOR Thiết kế chip thực trừ bit Trang 17/27 1.1.1.2 Thiết kế Layout cho mạch trừ chip  Mạch trừ bán phần Hình 2-15: Thiết kế layout mạch trừ bán phần  Mạch trừ tồn phần Hình 2-16: Thiết kế layout mạch trừ tồn phần Thiết kế chip thực trừ bit Trang 18/27  Mạch trừ bit – Chip: Hình 2-17: Thiết kế layout cho chip  Thực đánh giá DRC cho layout thiết kế để kiểm tra lỗi: Hình 2-18: Thực đánh giá DRC cho Layout Thiết kế chip thực trừ bit Trang 19/27 CHƯƠNG KẾT QUẢ MÔ PHỎNG VÀ KIỂM TRA THỰC TẾ TRÊN KIT 1.8 Kết mô Quartus II 1.1.13 Mơ dạng sóng  Sau thiết kế Schematic cho mạch thiết kế sơ đồ khối cho chip, kết mô phép trừ với ngõ vào X Y nhập vào giá trị ngẫu nhiên: Hình 3-1: Kết mơ dạng sóng Quartus II 1.1.14 Đánh giá Power, Delay, Tài nguyên sử dụng  Đánh giá Power Thiết kế chip thực trừ bit Trang 20/27 Hình 3-2: Đánh giá Power chip   Tổng công suất nhiệt tiêu tán: 112.77mW  Công suất nhiệt động tiêu tán: 0.00mW  Công suất nhiệt tĩnh tiêu tán: 79.33mW  Công suất nhiệt tiêu tán ngõ vào ngõ ra: 32.84mW Đánh giá delay Hình 3-3: Đánh giá Delay chip  Kiểu thời gian: Sau Thiết kế chip thực trừ bit Trang 21/27   Kiểu delay: Chậm  Delay Lên/Xuống: Không khả dụng Đánh giá tài nguyên sử dụng Hình 3-4: Đánh giá tài nguyên sử dụng chip  Tổng cổng logic sử dụng: 15 Trong đó:  Tổng hàm tổ hợp sử dụng: 15  Các cổng logic dành riêng cho điện trở:  Tổng điện trở:  Tổng pin sử dụng: 25  Tổng pin thực dùng:  Tổng nhớ bit dùng:  Thành phần hệ số nhúng 9-bits:  Tổng PLL(Phase-Lock Loop – Vòng lặp khóa pha):0 1.9 Kiểm tra mạch thực tế KIT DE2  Kiểm tra kết thực phép trừ bit KIT  Gán giá trị ngõ vào lên chân KIT DE2 Thiết kế chip thực trừ bit Trang 22/27 Hình 3-5: Gán giá trị ngõ vào lên chân KIT DE2 Gán giá trị ngõ vào X[7 0] = Sw[7 0] (Switch từ đến 7) Gán giá trị ngõ vào Y[7 0] = Sw[17 10] (Switch từ 10 đến 17) Gán giá trị ngõ D[8 0] = LedR[8 0] (Led đỏ từ đến 8)  Kết quả:  Trường hợp 1: Hình 3-6: Kiểm tra kết KIT DE2 Gán giá trị X[7 0] = {11011010} = 218 Giá trị Y[7 0] = {10011110} = 158 Hiển thị giá trị Led đỏ D[8 0] = LedR[8 0] = {000111100} = 60 Thiết kế chip thực trừ bit Trang 23/27  Trường hợp 2: Hình 3-7: Kiểm tra kết KIT DE2 Gán giá trị X[7 0] = {11110001} = 241 Gán giá trị Y[7 0] = {01000110} = 70 Hiển thị giá trị Led đỏ D[8 0] = LedR[8 0] = {010101011} = 171  Trường hợp 3: Hình 3-8: Kiểm tra kết KIT DE2 Gán giá trị X[7 0] = {01111101} = 125 Gán giá trị Y[7 0] = {11000010} = 194 Hiển thị giá trị Led đỏ D[8 0] = LedR[8 0] = {110111011} = -69 Thiết kế chip thực trừ bit Trang 24/27  Trường hợp 4: Hình 3-9: Kiểm tra kết KIT DE2 Gán giá trị X[7 0] = {10001000} = 136 Gán giá trị Y[7 0] = {11001001} = 201 Hiển thị giá trị Led đỏ D[8 0] = LedR[8 0] = {110111111} = -65 Thiết kế chip thực trừ bit Trang 25/27 CHƯƠNG 1.10     KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN KẾT LUẬN Hiểu ngôn ngữ lập trình phần cứng Tự xây dựng phép tốn số học từ thiết kế mạch logic Biết quy trình để làm chip Phân tích đánh giá kết mơ thu từ đưa hiệu cơng suất hoạt động chip 1.11  HƯỚNG PHÁT TRIỂN Có thể phát triển thiết kế RAM, khối chức CPU phép thực trừ bit chức nhỏ khối chức Thiết kế chip thực trừ bit Trang 26/27 TÀI LIỆU THAM KHẢO Tiếng Việt: [1] http://vimach.net/threads/vhdl-co-ban-gioi-thieu-ngon-ngu-vhdl.195/ [2] http://vimach.net/threads/phan-mem-quartus-ii-14-1-va-cac-cong-cu-lien- quan.125/ [3] PGS TS Trần Thu Hà - KS Phạm Quang Huy (03 – 2012), “Công nghệ thiết kế IC Layout với L-Edit, Chương Giới thiệu công cụ thiết kế Layout IC L-edit, p.33-36 [4] http://123doc.org/document/33149-gioi-thieu-tong-quan-kit-de2-cua- altera.htm [5] TS Nguyễn Hữu Khánh Nhân,”Hệ thống VLSI” – mã môn học: 402026 – Trường Đại Học Tôn Đức Thắng, Chương Biểu diễn số học mạch tính tốn số học Tiếng Anh: [6] https://en.wikipedia.org/wiki/Inverter_(logic_gate) [7] https://electronics.stackexchange.com/questions/110649/why-is-nand-gate- preferred-over-nor-gate-in-industry [8] http://www.suggest-keywords.com/bmFuZCB0cmFuc2lzdG9y/ [9] https://www.sccs.swarthmore.edu/users/06/adem/engin/e77vlsi/lab3/ [10] http://www.play-hookey.com/digital_electronics/cmos_gates.html Thiết kế chip thực trừ bit ... Hình 2-16: Thiết kế layout mạch trừ toàn phần Thiết kế chip thực trừ bit Trang 18/ 27  Mạch trừ bit – Chip: Hình 2-17: Thiết kế layout cho chip  Thực đánh giá DRC cho layout thiết kế để kiểm... 2-14: Thiết kế layout cho cổng NOR Thiết kế chip thực trừ bit Trang 17/27 1.1.1.2 Thiết kế Layout cho mạch trừ chip  Mạch trừ bán phần Hình 2-15: Thiết kế layout mạch trừ bán phần  Mạch trừ tồn... host/slave RS – 232 với cổng kết nối chân Cổng PS/2 giao tiếp với chuột bàn phím Cổng hồng ngoại 40 chân đến mở rộng Thiết kế chip thực trừ bit Trang 8/ 27 Thiết kế chip thực trừ bit Trang 9/27 CHƯƠNG