THIẾT kế CHIP VI xử lý 4 BIT DÙNG CÔNG NGHỆ CMOS (có code)

ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ CHIP VI XỬ LÝ BIT DÙNG CÔNG NGHỆ CMOS DANH MỤC CÁC TỪ VIẾT TẮT AC Alternating Current AHDL Analog Hardware Descriptionn Language CMOS Complementary Metal-Oxide-Semiconductor DC Direct Current DRC Design Rule Check IC Intergrated Circuit LCD Liquid crystal display PLL Phase-lock loop PIC Programmable Interface Controller RTL Register Transfer Level VHDL VHSIC hardware description language VHSIC Very-high-speed integrated circuit ĐỒ ÁN TỐT NGHIỆP Trang 3/77 CHƯƠNG QUY TRÌNH THIẾT KẾ CHIP CMOS VÀ GIỚI THIỆU VỀ CÔNG NGHỆ 90nm ˗ Các Chip tồn hầu hết vật dụng điện tử, nhận thấy vai trò đóng góp to lớn Chip giới ngành công nghiệp để sản xuất chip hay vi mạch tich hợp lĩnh vực mẻ hứa hẹn nhiều tiềm ˗ 1.1 Quy trình thiết kế chip CMOS[1] ˗ Quy trình thiết kế bao gồm giai đoạn chính: + Thiết kế luận lý (Local Design – Front End Design) + Thiết kế vật lý (Physical Design – Back End Design) Trong thiết kế luận lý, thiết kế vi mạch thường chia làm loại: + Thiết kế số (Digital IC Design) + Thiết kế tương tự (Analog IC Design) + Thiết kế tín hiệu hỗn hợp (Mixed-signal Design) ˗ 1.1.1 Thiết kế luận lý – Front End Design Thiết kế số: + Sử dụng ngôn ngữ thiết kế phần cứng (Verilog-HDL, VHDL, SystemC…) để thực chức logic thiết kế Không cần quan tâm đến cấu tạo chi tiết mạch mà trọng vào chức mạch dựa kết tính tốn ln chuyển liệu ghi (Register) Đây thiết kế mức chuyển ghi (RTL – Register Transfer Level) Sau thiết kế RTL mơ để kiểm tra xem có thỏa tính đắn mạch hay không + Thiết kế RTL tổng hợp (synthesize) thành cổng : NOT, NAND, XOR, MUX,… Kết q trình tổng hợp khơng tùy thuộc vào CADs thư viện cổng macro nhà sản xuất chip ˗ Thiết kế tương tự: + Các thiết kế tương tự không hỗ trợ đắc lực CADs thiết kế số Phần lớn công việc thực người (80%) đòi hỏi nhiều THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 4/77 kinh nghiệm hiểu biết cấu trúc vật lý, tham số đặc trưng, công nghệ sản xuất linh kiện Các thiết kế tương tự chủ yếu chip quản lí lượng, ADC, DAC, DC-DC converter, PLL, VCO, … ( lĩnh vực mà chip số chưa làm không hiệu ) chứa số lượng linh kiện nhiều so với thiết kế số với hàng triệu transistor + Xuất phát từ thông số yêu cầu chip ứng dụng mà chip analog sử dụng, chọn kiến trúc chip thích hợp Sau tham số linh kiện kiến trúc chọn tính tốn mơ với phần mềm chun dụng Q trình tính tốn, mơ thực đạt kết theo yêu cầu, phải thay đổi cấu trúc mạch + Bên cạnh mô miền thời gian, đáp ứng tần số, Một số loại mô thường hay sử dụng thiết kế chip analog mô MonteCarlo Mơ dùng để khảo sát tín hiệu có thay đổi điện áp nguồn, nhiệt độ mơi trường, sai số qui trình sản xuất ˗ Thiết kế tín hiệu hỗn hợp: + Ngày chip thường có chức phức tạp chức đồng thời khối analog digital Bên cạnh kĩ thuật dùng cho analog digital, nhà thiết kế phải tính đến ảnh hưởng lẫn khối analog digital (nhiễu, giao thoa, ) để đảm bảo chúng hoạt động ổn định Ngôn ngữ phát triển dùng cho thiết kế chip tín hiệu hỗn hợp AHDL (Analog Hardware Descriptionn Language) 1.1.2 Thiết kế vật lý – Back End Design ˗ Thiết kế layout: + Netlist thu trình thiết kế luận lý dùng để tạo layout cho chip Ở giai đoạn linh kiện (transistor, điện trở, tụ điện, cuộn cảm) liên kết giức chúng tạo hình (hình dạng thực tế linh kiện dây dẫn wafer trình sản xuất) Việc thiết kế tuân theo quy luật (Design Rules) mà nhà sản xuất đưa Các qui luật phụ thuộc vào khả thi công công nghệ nhà máy sản xuất THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 5/77 Có hai loại quy luật thiết kế : lamda (λ) qui luật tuyệt đối Với qui luật lamda kích thước phải bội số lamda, qui luật tuyệt tuyệt đối sử dụng kích thước cố định Sử dụng qui luật lamda giúp chuyển đổi thiết kế nhanh công nghệ thay đổi + Thiết kế số hỗ trợ lớn CADs, từ việc sử dụng lại thư viện cells place and route tự động Chip analog đòi hỏi thiết kế xác kĩ thuật chuyên biệt để đảm bảo tương thích (matching) linh kiện nhạy cảm, chống nhiễu (noise) đáp ứng tần số ˗ Kiểm tra DRC LVS: + Sau layout chip hoàn tất kiểm tra qui luật thiết kế DRC, layout export thành file netlist để đem so sánh với netlist thu q trình thiết kế luận lý để kiểm tra tính đồng chúng Nếu khơng có tương đồng netlist phải kiểm tra sửa lại layout tương đồng DRC LVS thực tool chuyên dụng Synopsys, Candence hay Mentor Graphic Sau tồn q trình thiết kế vật lý tapeout file gửi đến nhà máy sản xuất + Chip sau sản xuất kiểm tra (test) trước sau đóng gói để kiểm tra thơng số trước chuyển cho khách hàng đưa thị trường THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 6/77 Hình 1-1: Quy trình thiết kế chip CMOS[1] ˗ 1.2 Giới thiệu cơng nghệ 90nm[4] Một quy trình cơng nghiệp 90 nm hoàn chỉnh Intel giới thiệu vào năm 2003 Với kênh bán dẫn có kích thước khoảng 50 nm, so sánh với vi sinh vật nhỏ nhất, thực công nghệ nano Sự lạ liên quan đến cơng nghệ 90 nm căng silicon để tăng tốc độ di chuyển sóng mang Điều làm tăng tranzito kênh n kênh pcủa transistor Điều biết đến kéo dài nhiều thập kỉ trình phát triển lưới silicon sóng mang di động thiết bị THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 7/77 Hình 1-2: Sự kéo căng tạo lớp phủ silicon-nitride[4] ˗ Sự kéo căng làm gia tăng khoảng cách nguyên tử bên cổng, điều làm tăng tốc độ di chuyển điện tử di động kênh n thiết ˗ bị MOS Đối với hạt mang điện, kéo căng mạng cho phép dòng chảy nhanh từ cổng vào nguồn, tính di dộng cải tiến thiển phụ thuộc tuyến tính độ dày màng kéo Sự căng thẳng áp dụng từ với lơp đồng hợp kim Silicon Germanium (SiGe) Hình 1-3: Áp lực nén để giảm khoảng cách nguyên tử bên cổng[4] ˗ Việc nén mạng tinh thể làm tăng tốc độ dòng điện vào lỗ trống bán dẫn loại p Sự kết hợp chiều dài kênh giảm với giảm độ dày Oxit Silicon làm tăng đáng kể dòng biến tần cho nMOS pMOS 1.2.1 Đặc tính kênh nMOS THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 8/77 ˗ Cổng nMOS giới hạn với lớp silicon-nitride cụ thể gây căng ˗ thẳng kênh kéo căng để cải thiện tính di động hạt mang điện Các đặc tính thiết bị I / V mức thấp mức cao CMOS thu cách sử dụng mơ hình MOS BSIM4 khơng có chênh lệch lớn Bảng 1-1: Thơng số đặc trưng nMOS dùng công nghệ 90mn[4] Parameter Chiều dài nMOS Low leakage 0.1m nMOS High speed 0.1m Chiều dài hiệu 60nm 50nm Chiều rộng 0.5m 0.5m Điện áp ngưỡng 0.28V 0.25V Ion (VDD= 1.2V) 0.63mA 0.74mA Ioff 30nA 300nA ˗ Các đặc tính I / V thể khả truyền động khoảng 0,6 mA W = 0,5 µm, tức 1,2 mA / µm nguồn điện áp 1,2 V Đối với mức cao, chiều dài kênh hiệu dụng điện áp ngưỡng giảm nhẹ, để đạt dòng điện khoảng 1,5 mA / µm Khuyết điểm lớn dòng rò lớn, tăng từ 60 nA / µm (mức thấp) lên 600 nA / µm (mức cao) THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 9/77 Hình 1-4: Mặt cắt ngang tồn nMOS[4] Hình 1-5: Đặc tuyến Id/Vd mức thấp cao nMOS[4] THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 10/77 1.2.2 Đặc tính kênh pMOS Bảng 1-2: Thơng số đặc trưng pMOS dùng công nghệ 90nm[4] Parameter Chiều dài nMOS Low leakage 0.1m nMOS High speed 0.1m Chiều dài hiệu 60nm 50nm Chiều rộng 0.5m 0.5m Ion (VDD= 1.2V) 0.35mA 0.39mA Ioff 21nA 135nA Hình 1-6: Mặt cắt pMOS[4] ˗ Dòng pMOS 90nm cao tới 700 µA / µm mức thấp lên đến 800 µA / µm cho mức cao Một lớp phim Silicium-bermanium (Sibe) tạo căng thẳng kênh nén làm tăng tính di động lỗ pMOS Những giá trị đặc biệt cao, ứng dụng đích cho công nghệ Intel mạch kỹ thuật số tốc độ cao vi xử lý Dòng rò khoảng 40 nA / µm mức thấp gần 300 nA / µm mức cao 1.2.3 Các biến thể công nghệ 90nm THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 61/77 Hình 4-19: Kết phép OR KIT DE2 ˗ 4.3 Đánh giá tài nguyên, công suất, độ trễ Đánh giá công suất số học Hình 4-20: Đánh giá cơng suất số học + Tổng công suất nhiệt tiêu tán: 132.29 mW + Tổng công suất nhiệt động tiêu tán: 0.00mW THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 62/77 ˗ + Tổng công suất nhiệt tĩnh tiêu tán: 98.46mW + Tổng công suất ngõ vào, ngõ ra: 33.82mW Đánh giá tài nguyên số học Hình 4-21: Đánh giá tài nguyên số học ˗ + Tổng cổng logic sử dụng: 11 Với: • Tổng hàm tổ hợp sử dụng: 11 • Các cổng logic cho điện trở: + Tổng điện trở: + Tổng pin sử dụng: 19 + Tổng pin thực dùng: + Tổng nhớ bit dùng: + Thành phần hệ số nhúng 9-bits: + Tổng vòng lặp khóa pha:0 Đánh giá độ trễ số học: số học khơng có độ trễ THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 63/77 Hình 4-22: Đánh giá độ trễ số học ˗ THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 64/77 CHƯƠNG KẾT LUẬN, ỨNG DỤNG VÀ HƯỚNG PHÁT TRIỂN ˗ 5.1 Nhận xét ˗ Hiểu rõ quy trình thiết kế chip CMOS Nắm khối chức chip cách thức hoạt ˗ động khối chức với Đánh giá thơng số chip độ trễ, tài nguyên sử dụng, ˗ công suất tiêu thụ chip Phần mềm thiết kế DSCH Quartus II dễ thao tác, trực quan, quan sát kết mô mạch Tuy nhiên, phần mềm DSCH hạn chế vấn đề quyền gây khó khăn q trình làm đồ án ˗ 5.2 Ứng dụng Tích hợp CPU, máy tính bỏ túi ˗ 5.3 Hướng phát triển Có thể xây dựng thêm nhiều chức khác cho chip phép nhân, chia, ˗ so sánh ; Tăng thêm nhớ để thực nhiều chức lần viết ˗ chương trình cho nhớ Tích hợp con chip khác mà chip xử lí bit mạch nhỏ THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 65/77 TÀI LIỆU THAM KHẢO Tiếng Việt: [1] http://niemtin.free.fr/thietkevimach.htm [2] http://vimach.net/threads/phan-mem-quartus-ii-14-1-va-cac-cong-cu-lienquan.125/ Tiếng Anh: [3] ftp://ftp.intel.com/Pub/fpgaup/pub/Intel_Material/Boards/DE2115/DE2_115_User_Manual.pdf [4] E Sicard, S Ben Dhia, “Advance CMOS cell design”, Chapter I Technology Scale-down, p1-12 [5] E Sicard, S Ben Dhia “Basic CMOS cell design”, Tata McGraw-Hill, 2005,ISBN 0-07-059933-5 [6] http://www.microwind.net/dsch [7] http://dcenet.felk.cvut.cz/edu/fpga/de2-115_en.aspx [8] THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 66/77 PHỤ LỤC A ˗ Flip – Flop D module dreg(d, rst, h, nq, q); input d; input rst; input h; output nq; output q; wire d; wire rst; wire h; reg nq; reg q; always @ (negedge h) begin if (rst) begin q = 0; nq = 0; end else begin q = d; nq = ~q; end end endmodule THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 67/77 ˗ Bộ tích lũy A module acc_A(A, enable_A, clear_A, latch_A, main_clk, alu_A, bus_A); input [3:0] A; input enable_A; input clear_A; input latch_A; input main_clk; output [3:0] alu_A; output [3:0] bus_A; wire [3:0] A; wire enable_A; wire clear_A; wire latch_A; wire main_clk; wire main_clk_n; wire [3:0] alu_A; wire [3:0] bus_A_buff; wire [3:0] bus_A; assign main_clk_n = ~(latch_A & main_clk); assign bus_A = enable_A ? ~bus_A_buff : 4'bzzzz; dreg dreg1(.d(A[0]), rst(~clear_A), h(main_clk_n), nq(bus_A_buff[0]), rst(~clear_A), h(main_clk_n), nq(bus_A_buff[1]), q(alu_A[0])); dreg dreg2(.d(A[1]), q(alu_A[1])); THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 68/77 dreg dreg3(.d(A[2]), rst(~clear_A), h(main_clk_n), nq(bus_A_buff[2]), rst(~clear_A), h(main_clk_n), nq(bus_A_buff[3]), q(alu_A[2])); dreg dreg4(.d(A[3]), q(alu_A[3])); endmodule ˗ Bộ tích lũy B module acc_B(kbd, clear_B, latch_B, main_clk, nQ, alu_B); input [3:0] kbd; input clear_B; input latch_B; input main_clk; output [3:0] nQ; output [3:0] alu_B; wire [3:0] kbd; wire clear_B; wire latch_B; wire main_clk; wire main_clk_n; wire [3:0] nQ; wire [3:0] alu_B; assign main_clk_n = ~(latch_B & main_clk); dreg dreg5(.d(kbd[0]), rst(~clear_B), h(main_clk_n), nq(nQ[0]), q(alu_B[0])); dreg dreg6(.d(kbd[1]), rst(~clear_B), h(main_clk_n), nq(nQ[1]), q(alu_B[1])); dreg dreg7(.d(kbd[2]), rst(~clear_B), h(main_clk_n), nq(nQ[2]), q(alu_B[2])); dreg dreg8(.d(kbd[3]), rst(~clear_B), h(main_clk_n), nq(nQ[3]), q(alu_B[3])); endmodule THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 69/77 ˗ Bộ cộng toàn phần module fadder(a, b, c, sum, carry); input a; input b; input c; output sum; output carry; wire a; wire b; wire c; wire sum; wire carry; assign sum = a ^ b ^ c; assign carry = (a & b) | (c & (a | b)); endmodule ˗ Bộ số học module alu(enAlu, aluA, aluB, opCode, Carry, ieAu_f); input enAlu; input [3:0] aluA ; input [3:0] aluB ; input [1:0] opCode; output [3:0] Carry; output [3:0] ieAu_f; THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 70/77 wire enAlu; wire [3:0] aluA ; wire [3:0] aluB ; wire [1:0] opCode; wire [3:0] Carry; wire [3:0] ieAu_f; wire [4:0] f; wire c; wire [3:0] s; wire [7:0] ieAu; assign f[4:1] = opCode[0] ? (~aluA) : aluA; assign f[0] = opCode[0] ? 1'b1 : 1'b0; assign ieAu[3:0] = enAlu ? s : 4'bz; assign ieAu[7:4] = opCode[0] ? aluA | aluB : aluA & aluB; assign ieAu_f = opCode[1] ? ieAu[7:4] : ieAu[3:0]; fadder fadd1(.a(aluB[0]), b(f[1]), c(f[0]), sum(s[0]), carry(Carry[0])); fadder fadd2(.a(aluB[1]), b(f[2]), c(Carry[0]), sum(s[1]), carry(Carry[1])); fadder fadd3(.a(aluB[2]), b(f[3]), c(Carry[1]), sum(s[2]), carry(Carry[2])); fadder fadd4(.a(aluB[3]), b(f[4]), c(Carry[2]), sum(s[3]), carry(Carry[3])); endmodule THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 71/77 ˗ Thanh ghi ngõ vào module inReg(enIn, dataIn, bus); input enIn; input [3:0] dataIn ; output [3:0] bus; wire enIn; wire [3:0] dataIn ; wire [3:0] bus; assign bus = enIn ? dataIn : 4'bz; endmodule ˗ Thanh ghi ngõ module outReg(ib, main_rst, load_out, main_clk, nQ, outB); input [3:0] ib; input main_rst; input load_out; input main_clk; output [3:0] nQ; output [3:0] outB; wire [3:0] ib; wire main_rst; wire load_out; wire main_clk; wire main_clk_p; THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 72/77 wire [3:0] nQ; wire [3:0] outB; assign main_clk_p = load_out & main_clk; dreg dreg1(.d(ib[0]), rst(~main_rst), h(main_clk_p), nq(nQ[0]), q(outB[0])); dreg dreg2(.d(ib[1]), rst(~main_rst), h(main_clk_p), nq(nQ[1]), q(outB[1])); dreg dreg3(.d(ib[2]), rst(~main_rst), h(main_clk_p), nq(nQ[2]), q(outB[2])); dreg dreg4(.d(ib[3]), rst(~main_rst), h(main_clk_p), nq(nQ[3]), q(outB[3])); endmodule ˗ Bộ đếm pha module phaseGen(clr, phase_cnt, out_phase); input clr; input phase_cnt; output [3:0] out_phase; wire clr; wire phase_cnt; wire [3:0] out_phase; wire [3:0] nQ; wire [3:0] Q; dreg dreg0(.d(nQ[3]), rst(~clr), h(phase_cnt), nq(nQ[0]), q(Q[0])); dreg dreg1(.d(Q[0]), rst(~clr), h(phase_cnt), nq(nQ[1]), q(Q[1])); dreg dreg2(.d(Q[1]), rst(~clr), h(phase_cnt), nq(nQ[2]), q(Q[2])); dreg dreg3(.d(Q[2]), rst(~clr), h(phase_cnt), nq(nQ[3]), q(Q[3])); THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 73/77 assign out_phase[0] = Q[3] ^ nQ[0]; assign out_phase[1] = Q[0] ^ Q[1]; assign out_phase[2] = Q[1] ^ Q[2]; assign out_phase[3] = Q[2] ^ Q[3]; endmodule ˗ Bộ đếm chương trình module PC(clr_cnt, main_clk, enCnt, out_pc); input clr_cnt; input main_clk; input enCnt; output [3:0] out_pc; wire clr_cnt; wire main_clk; wire enCnt; wire [3:0] out_pc; wire main_clk_p; wire [3:0] nQ; assign main_clk_p = main_clk & enCnt; dreg dreg0(.d(nQ[0]), rst(~clr_cnt), h(main_clk_p),.nq(nQ[0]), q(out_pc[0])); dreg dreg1(.d(nQ[1]), rst(~clr_cnt), h(out_pc[0]), nq(nQ[1]), q(out_pc[1])); dreg dreg2(.d(nQ[2]), rst(~clr_cnt), h(out_pc[1]), nq(nQ[2]), q(out_pc[2])); dreg dreg3(.d(nQ[3]), rst(~clr_cnt), h(out_pc[2]), nq(nQ[3]), q(out_pc[3])); endmodule THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 74/77 ˗ Thanh ghi lệnh module instrReg(data, instr, clear_instr_reg, latch_instr_reg, main_clk, enInstr_reg, int_bus, u_instr); input [3:0] data; input [3:0] instr; input clear_instr_reg; input latch_instr_reg; input main_clk; input enInstr_reg; output [3:0] int_bus; output [3:0] u_instr; wire [3:0] data; wire [3:0] instr; wire clear_instr_reg; wire latch_instr_reg; wire main_clk; wire enInstr_reg; wire [3:0] int_bus; wire [3:0] u_instr; wire main_clk_p; wire [7:0] nQ; wire [3:0] Q; assign main_clk_p = latch_instr_reg & main_clk; assign int_bus = enInstr_reg ? ~nQ[7:4] : 4'bzzzz; THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 75/77 dreg dreg1(.d(data[0]), rst(~clear_instr_reg), h(main_clk_p), nq(nQ[4]), q(Q[0])); dreg dreg2(.d(data[1]), rst(~clear_instr_reg), h(main_clk_p), nq(nQ[5]), q(Q[1])); dreg dreg3(.d(data[2]), rst(~clear_instr_reg), h(main_clk_p), nq(nQ[6]), q(Q[2])); dreg dreg4(.d(data[3]), rst(~clear_instr_reg), h(main_clk_p), nq(nQ[7]), q(Q[3])); dreg dreg5(.d(instr[0]), rst(~clear_instr_reg), h(main_clk_p), nq(nQ[0]), rst(~clear_instr_reg), h(main_clk_p), nq(nQ[1]), rst(~clear_instr_reg), h(main_clk_p), nq(nQ[2]), rst(~clear_instr_reg), h(main_clk_p), nq(nQ[3]), q(u_instr[0])); dreg dreg6(.d(instr[1]), q(u_instr[1])); dreg dreg7(.d(instr[2]), q(u_instr[2])); dreg dreg8(.d(instr[3]), q(u_instr[3])); endmodule THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ... THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 9/77 Hình 1 -4: Mặt cắt ngang tồn nMOS [4] Hình 1-5: Đặc tuyến Id/Vd mức thấp cao nMOS [4] THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS. .. toàn phần THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 29/77 Hình 3-7: Sơ đồ mạch cộng tồn phần Hình 3-8: Kết mơ cộng tồn phần THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN... phần: bit đầu bit mã lệnh, bit cuối bit liệu Hình 2-10: Mỗi lệnh chia làm bit lệnh bit liệu Bảng 2-5: Ví dụ cộng số nhị phân bit THIẾT KẾ CHIP VXL BIT DÙNG CÔNG NGHỆ CMOS ĐỒ ÁN TỐT NGHIỆP Trang 24/ 77