nghiên cứu và thiết kế vi mạch khuếch đại nhiễu thấp băng thông rộng 6 18 ghz

NHIỆM VỤ VÀ NỘI DUNG : • Nghiên cứu và tìm hiểu ảnh hưởng ký sinh của công nghệ III-V, nghiên cứu các kĩ thuật mở rộng băng thông trong mạch khuếch đại nhiễu thấp băng thông rộng • Nghiê

GIỚI THIỆU

Giới thiệu

Ngày nay, các hệ thống Radar mảng quét điện tử chủ động AESA (Active Electronically Scanned Array) đang dần thay thế các hệ thống Radar mảng thụ động PESA (Passive Electronically Scanned Array) và thay thế cả hệ thống Radar quét cơ học truyền thống, nhất là trong các ứng dụng về quốc phòng và hàng không vũ trụ hiện đại, các radar dân sự và quân sự, cho các ứng dụng trên mặt đất, hải quân, điện tử hàng không và không gian [1] [2] Các hệ thống Phased-Array radar dựa trên AESA bao gồm một số lượng lớn các mô-đun thu phát T/R module (Transmit/Receive module), mỗi T/R module được kết nối với một ăng-ten, được điều khiển bằng máy tính, các chùm sóng vô tuyến có thể được điều khiển điện tử để chỉ theo các hướng khác nhau mà không cần di chuyển ăng-ten Hơn thế, nhờ vào việc sử dụng nhiều T/R module ứng với mỗi ăng-ten, AESA có thể phát ra nhiều chùm sóng vô tuyến ở nhiều tần số khác nhau, có thể trên một dãi băng thông rộng, khiến cho chúng khó bị kẻ địch phát hiện hơn Điều này giúp cho phép các tàu và máy bay quốc phòng có thể phát ra tín hiệu radar mạnh hơn trong khi vẫn giữ được khả năng tàng hình, cũng như có khả năng chống nhiễu tốt hơn

Hình 1- 1 Các ứng dụng của hệ thống Radar

Hình 1- 2 Sơ đồ khối đơn giản của hệ thống AESA

So với các hệ thống radar truyền thống thường chỉ có một chức năng (chỉ dùng cho Radar) và bị giới hạn về băng thông (ví dụ chỉ C-band, hoặc X-band, hoặc Ku-band) thì các nền tảng phòng thủ đa chức năng bao gồm radar, tác chiến điện tử và đảm bảo liên lạc thông tin an toàn, tạo thành một liên kết dữ liệu băng thông rất rộng Điều này cho phép gửi dữ liệu cảm biến giữa các máy bay nhằm cung cấp một bức tranh tổng hợp có độ phân giải cao và phạm vi cao hơn bất kì loại radar nào có thể tạo ra

Các hệ thống mảng pha điện tử chủ động (AESA) tích hợp nhiều dải tần từ C đến Ku, mang lại ưu thế về phạm vi theo dõi và thời gian tìm kiếm nhanh gấp đôi so với hệ thống chỉ sử dụng dải tần X Đặc điểm này cho phép AESA thực hiện đa chức năng, bao gồm khả năng tạo ra nhiều chùm tia đồng thời, sử dụng các nhóm module phát và thu khác nhau để phục vụ nhiều mục tiêu.

T/R module cho các vai trò khác nhau như dò tìm radar, và quan trong hơn là nhiều chùm tia và tần số quét đồng thời giúp gây khó khăn cho các máy dò radar truyền thống khác Chính vì thế, thị trường quốc phòng rất quan tâm đến các ứng dụng AESA đa chức năng

Hình 1-2 mô tả một sơ đồ khối đơn giản của hệ thống AESA, bao gồm rất nhiều T/R module được nối với các ăng-ten Trong mỗi T/R module, các bộ khuếch đại công suất (Power amplifier-PA) cho phép phát ra tín hiệu công suất cao giúp nâng cao tầm hoạt động của radar, các khối dịch pha (Phase Shifter-PS) và khối suy hao (Attenuater) giúp điều chỉnh mức công suất và điều hướng hoạt động, khối khuếch đại nhiễu thấp (Low Noise Amplifier-LNA) giúp thu nhận tín hiệu vọng lại sau khi phát và cả thu nhận tín hiệu từ các radar khác trong các máy thu cảnh báo radar Mỗi khối đều có những chức năng quan trọng riêng và hệ thống không thể thiếu khối nào Đề tài này tập trung vào nghiên cứu và thiết kế khối Khuếch đại nhiễu thấp băng thông rộng LNA 6-18 GHz ứng dụng trong các hệ thống AESA băng thông rộng đa chức năng

Mạch khuếch đại nhiễu thấp là khối đón nhận tín hiệu thu đầu tiên sau ăng-ten Vì hệ thống radar hoạt động bằng cách gửi tín hiệu và sau đó “lắng nghe” tiếng vọng của nó từ các vật thể ở xa, nên mỗi con đường của tín hiệu truyền đi và tín hiệu phản xạ về làm cho năng lượng nhận được của radar giảm xuống ẳ lần Do đú, tớn hiệu nhận được tại ăng-ten thường yếu do những suy hao trong môi trường tự nhiên, khối mạch khuếch đại nhiễu thấp có chức năng khuếch đại tín hiệu mong muốn trong khi vẫn giữ cho lượng nhiễu thêm vào là nhỏ nhất LNA sẽ quyết định đến nhiễu của toàn bộ khối thu và cung cấp đủ độ lợi để tín hiệu có thể truyền qua và ít bị ảnh hưởng bởi nhiễu của các khối phía sau (bộ trộn tần-Mixer hay bộ khuếch đại trung tần-IF amplifier) Để làm được điều này, thông số trước tiên cần quan tâm là độ nhạy máy thu (Receiver sensitivity) giúp máy thu có thể phát hiện được tín hiệu thu nhỏ nhất (minimum detectable desired signal strength-MDS) để có thể duy trì và đảm bảo đạt được tỉ lệ lỗi nhất định Độ nhạy máy thu có mối quan hệ chặn chẽ với nhiễu Yêu cầu về hệ số nhiễu và độ lợi của máy thu được xác định bởi yêu cầu về độ nhạy máy

Nguyễn Nhựt Nam thu và liên quan đến tầm đo, tầm hoạt động của radar Nếu máy thu có hệ số nhiễu cao, biên độ của nhiễu sẽ chồng lấn lên biên độ của tín hiệu mong muốn, làm cho máy thu không nhận ra được

Một vấn đề quan trọng nữa của LNA là tính tuyến tính Khi hoạt động, LNA có thể bị ảnh hưởng bởi ảnh hưởng méo xuyên điều chế (Intermodulation signals-IM signals) Độ tuyến tính cao có thể giúp LNA ngăn chặn được điều này Độ tuyến tính của LNA liên quan đến khả năng đáp ứng tín hiệu lớn mà không bị méo dạng, chịu được can nhiễu tốt Sự phi tuyến sẽ gây hiện tượng méo xuyên điều chế và tạo ra các hài bậc cao sẽ làm méo dạng tín hiệu, dẫn đến tín hiệu sau khi giải điều chế sẽ khó để đạt được tỉ lệ lỗi bit thấp Tính tuyến tính sẽ được đặc trưng bởi điểm chặn bậc ba (IP3) và điểm nén phi tuyến (P1dB) IP3 và P1dB càng lớn thì mạch càng tuyến tính Mặc dù thông thường tín hiệu nhận được của LNA là khá nhỏ và nằm trong vùng tuyến tính, độ tuyến tính cũng nên quan tâm trong khi thiết kế để tránh ảnh hưởng phi tuyến không muốn trong trường hợp xuất hiện tín hiệu lớn

Các mạch khuếch đại nhiễu thấp thương mại sử dụng cho bộ thu Front-end thường dựa trên công nghệ GaAs Tuy nhiên, để đáp ứng thách thức về độ tuyến tính cao, hệ số nhiễu thấp, và độ sống sót cao, dường như cần một công nghệ bán dẫn mới và các kĩ thuật thiết kế mới cho LNA, đó là GaN Đặc tính của cấu trúc dị thể AlGaN/GaN làm cho GaN HEMT đặc biệt phù hợp với tần số cao và công suất cao Ngoài ra, đặc tính về hệ số nhiễu thấp cho mạch LNA cũng được chứng minh trong nhiều bài báo, được trình bày trong phần tình hình nghiên cứu ngoài nước So sánh với GaAs HEMT, đặc tính của GaN có pham vi vùng cấm rộng cho phép điện áp đánh thủng cao, độ linh động điện tử cao, độ dẫn nhiệt tốt, cho phép GaN có thể đạt được băng thông và nhiễu tương đương với GaAs nhưng lại hoạt động ở điện áp cao hơn giúp đóng góp đáng kể về công suất ngõ ra và độ tuyến tính Mạch khuếch đại nhiễu thấp sử dụng GaN HEMT sẽ cung cấp độ sống sót cao, tức là khả năng sống sót khi công suất ngõ vào mạch LNA tăng lên cao mà không cần các bộ bảo vệ ở phía ngõ vào, mang đến đầy hứa hẹn cho các T/R module Điều này sẽ làm giảm độ phức tạp của hệ thống và cuối cùng là chi phí của hệ thống

Hình 1- 3 T/R module sử dụng công nghệ GaAs và GaN

Các mạch LNA trong khối T/R module thường được thiết kế sử dụng công nghệ bán dẫn III-V như GaAs hoặc GaN do những ưu điểm của chúng về khả năng cung cấp, chịu đựng công suất lớn, băng thông rộng Tuy nhiên, khi so sánh giữa GaAs và GaN, thì GaN có nhiều ưu thế thế vượt trội hơn về độ tuyến tính và khả năng chịu đựng công suất lớn Trong thực tế, mạch LNA sử dụng công nghê GaAs cần phải có thêm mạch Limiter đạt phía trước nhằm bảo vệ mạch LNA khi xuất hiện tín hiệu công suất ngõ vào quá lớn bởi vì GaAs có độ chịu đựng công suất bão hòa thấp [3] [4] Hơn thế, việc thêm bộ Limiter đó vào lại làm tăng hệ số nhiễu của bộ thu, trong khi đó sử dụng GaN thì không cần đạt bộ Limiter phía trước nhờ vào khả năng chịu công suất lớn, mà vẫn đạt được hệ số nhiễu tốt cho bộ thu

Từ những yêu cầu trên, đề tài luận văn tập trung vào nghiên cứu và thiết kế vi mạch khuếch đại nhiễu thấp băng thông rộng 6-18 GHz sử dụng công nghệ 250 nm GaN.

Tổng quan đề tài

1.2.1 Tình hình nghiên cứu trong nước Ở Việt Nam cũng có những nghiên cứu về vi mạch khuếch đại cao tần nhưng còn rất hạn chế Một số tài liệu hiếm hoi tìm được là bài báo [5]“Thiết kế, chế tạo bộ khuếch đại siêu cao tần tạp âm thấy (LNA) tại tần số 9 GHz dùng cho máy thu RADAR” được đăng trên tạp chí Khoa học Công nghệ của Việt Nam Bài báo chỉ dừng lại ở việc thiết kế một mạch khuếch đại nhiễu thấp ở băng tần 9 GHz, hoạt động ở tần số

9 GHz của băng tần X (từ 8 GHz đến 12 GHz) có khả năng đáp ứng các yêu cầu sử

Nguyễn Nhựt Nam dụng trong máy thu radar với hệ số khuếch đại: > 10dB, hệ số tạp âm < 0,8 và hệ số phản xạ lối vào thấp hơn -20dB Mạch thiết kế sử dụng SPF-3043, là một transistor trường pHEMT GaAs, được sử dụng khá phổ biến trong các thiết kế LNA do giá thành rẻ nhưng hiệu suất và hệ số khuếch đại cao, với tần số có khả năng mở rộng lên đến 10 GHz.

Hình 1- 4 Mạch khuếch đại nhiễu thấp HMIC băng tần X

Có thể thầy rằng, bài báo trên chỉ là mạch tích hợp cao tần lai (hybrid microwave intergrated circuit - HMIC) bao gồm những bóng bán dẫn ở dạng mạch tích hợp kết hợp với các đường đây vi dải trên bảng mạch để thiết kế được mạch khuếch đại cao tần thông qua các đường dây hàn kết nối (bonding wire) Còn đối với thiết kế mạch Monolithic microwave integrated circuit-MMIC thì tuy giống nhau về nguyên lí cao tần nhưng rất khác nhau về cách hiện thực layout và khó khăn hơn rất nhiều

Tại hội nghị quốc gia lần thứ 24 về Điện tử, Truyền thông và Công nghệ thông tin (REV-ECIT2021), có bài bài trình bày về thiết kế mạch LNA MMIC băng tần X:” Nghiên cứu và thiết kế bộ khuếch đại tạp âm thấp sử dụng công nghệ MMIC dùng cho radar băng X” của tác giả Nguyễn Xuân Ngọc, Nguyễn Huy Hoàng, Lương Duy Mạnh thuộc khoa Vô tuyến Điện tử-Học Viện Kỹ thuật Quân sự [6] Bài báo này khác với bài trên ở chỗ là thiết kế mạch hoàn toàn dùng MMIC, tức là các transistors và các mạch phối hợp trở kháng đều được thiết kế trên chip, đòi hỏi sự phức tạp hơn

Bài báo trình bày mạch LNA MMIC dùng công nghệ 250nm GaN với độ khuếch đại 25dB, hệ số nhiễu 1dB tại tần số 9-11GHz Tuy nhiên, kết quả trên bài báo là mô phỏng và chưa được thấy kế quả đo đạc kiểm chứng Bên cạnh đó, cũng chưa có nghiên cứu nào về các mạch khuếch đại băng thông rộng để đáp ứng nhu cầu

Hiện nay, việc thiết kế và chế tạo các mạch tích hợp siêu cao tần trong nước phải đối mặt với nhiều khó khăn, thiếu thốn về linh kiện, thiết bị đo, nguồn nhân lực có kinh nghiệm Đây là trở ngại cho việc nắm bắt các công nghệ thiết kế mới trong thiết kế vi mạch tích hợp siêu cao tần Sự phát triển của các thiết bị thu phát không dây hoạt động ở tần số cao, tốc độ nhanh đang là xu thế chung của công nghệ thế giới Nhu cầu về các hệ thông Radar quân sự, dân sự, thiết bị đo dân dụng đang là như cầu cấp thiết của Việt Nam hiện nay Việc đào sâu nghiên cứu, làm chủ công nghệ thiết kế MMIC siêu cao tần, làm chủ quy trình thiết kế không những giúp giải quyết bài toán nhu cầu mà còn là cơ sở, tiền đề cho việc phát triển Ngành Công nghiệp Vi mạch mới mẻ ở Việt Nam

1.2.2 Tình hình nghiên cứu ngoài nước

Trên thế giới, rất nhiều công trình nghiên cứu về các mạch khuếch đại nhiễu thấp băng thông rộng, được tổng hợp lại trong bảng 1-1

Bảng 1- 1 Tổng hợp các bài báo mạch khuếch đại nhiễu thấp băng rộng

Bên cạnh các công trình nghiên cứu, các chip được thương mại hóa trên thế giới cũng được tổng hợp lại, ở bảng 1-2

Bảng 1- 2 Tổng hợp các chip thương mại băng thông rộng từ các công ty thiết kế

MMIC uy tín trên thị trường

Technology GaN GaAs GaN GaN GaN

Từ các bảng số liệu trên cho thấy, thế giới có nhiều công trình nghiên cứu và các chip thương mại về LNA băng thông rộng trải dài từ băng S, C, L, X, Ku để phục vụ các nhu cầu thực tế trên

Từ việc khảo sát nhu cầu thực tiễn về mạch khuếch đại nhiễu thấp băng thông rộng và tình hình nghiên cứu trong và ngoài nước dựa trên các bài báo khoa học, cũng như khảo sát các chip thương mại thực tế từ các công ti hàng đầu về MMIC, đề tài đặt ra mục tiêu thiết kế như bảng 1-3

Mạch LNA được thiết kế ở băng tần 6-18 GHz nhằm đáp ứng nhu cầu đa chức năng như trong hệ thống thông tin vệ tinh và radar Độ lợi của mạch thường nằm trong khoảng 15dB đến 30dB, do đó mục tiêu thiết kế hướng đến độ lợi 25 dB Độ phẳng cần đạt 3dB với băng thông 3dB, thông số S11 và S22 tối thiểu là 10dB Do hoạt động trong điều kiện nhiều nhiễu, mạch LNA cần có độ tuyến tính cao.

Nguyễn Nhựt Nam học thì độ tuyến tính đặt ra là OP1dB là 15dB và OIP3 là 20dB Công suất tiêu thụ cũng cần nhỏ, sau khi so sánh với các bài báo thì đặt ra thiết kế LNA phải có công suất tiêu thụ bé hơn 500mW để có thể so sánh với các bài báo hiện có Do đó, dòng tiêu thụ cần bé hơn 50mA với điện áp cung cấp là 10V Diện tích chip đặt ra ban đầu 2.04x1.49 hoặc bé hơn vì đây là diện tích chip tham khảo từ chip TGA2227 trong bảng so sánh 2-1 ở trên đã đạt được kết quả tốt và cũng sử dụng công nghệ GaN

Bảng 1- 3 Mục tiêu thiết kế mạch khuếch đại nhiễu thấp băng thông rộng 6-18 GHz

Large Signal OP1dB (dBm) 15

Cấu trúc luận văn

Luận văn bao gồm 5 chương và được trình bày theo bố cục sau:

Chương 1: Giới thiệu về đề tài nghiên cứu, trình bày lí do chọn lựa đề tài, đối tượng phạm vi nghiên cứu và ý nghĩa thực tiễn của đề tài Các khảo sát về tình hình nghiên cứu trong và ngoài nước từ đó đặt ra muc tiêu của đề tài

Chương 2: Trình bày một số cơ sở lí thuyết về vi mạch tích hợp khuếch đại nhiễu thấp, lí thuyết về nhiễu và hệ số nhiễu, mạch khuếch đại đa tầng, các thông số quan

Nguyễn Nhựt Nam trọng, tính ổn định, tính tuyến tính và phương pháp đo đạc một mạch khuếch đại siêu cao tần

Chương 3: Trình bày về nghiên cứu và thiết kế mạch khuếch đại nhiễu thấp băng hẹp 15-17 GHz sử dụng kĩ thuật Inductive Source Degeneration, bao gồm công nghệ thiết kế, các phân tích chi tiết và mô phỏng, cuối cùng là kết quả đo đạc và kết luận

Chương 4: Trình bày về các phân tích và thiết kế vi mạch khuếch đại nhiễu thấp băng thông rộng, sử dụng kĩ thuật Dual feedback, giải quyết vấn đề băng thông độ lợi, nâng cao tính tuyến tính cho LNA, các kết quả đo đạc và kiểm chứng mạch

Chương 5: Kết luận và đưa ra các hướng phát triển cho đề tài

CƠ SỞ LÝ THUYẾT MẠCH KHUẾCH ĐẠI NHIỄU THẤP

Độ lợi, vòng tròn đẳng độ lợi

Trong thiết kế mạch khuếch đại cao tần, độ lợi là thông số quan trọng, đánh giá mức độ khuếch đại của mạch Hình 2-1 mô tả giản đồ dòng chảy tín hiệu và công suất, dùng để định nghĩa các công thức tính toán độ lợi trong mạch khuếch đại Transducer power gain (GT), Operating power gain (GP) and Available power gain (GA) là ba dạng định nghĩa về độ lợi [13]

Hình 2- 1 Giản đồ dòng chảy tín hiệu và công suất trong mạng hai cửa

𝐶ô𝑛𝑔 𝑠𝑢ấ𝑡 đế𝑛 𝑛𝑔õ 𝑣à𝑜 𝑐ủ𝑎 𝑚ạ𝑛𝑔 Các biểu thức cho GT, GP, GA, được cho như sau:

Từ các công thức (2.1), (2.2) và (2.3) ta có nhận xét, GT làm một hàm của Γ 𝑆 , Γ 𝐿 và thông số S, GP làm một hàm của Γ 𝐿 và thông số S, GA làm một hàm của Γ 𝑆 và thông số S của transistor

Trong mạch khuếch đại ở hình 2-2, mạch phối hợp trở kháng ngõ vào giúp biến đổi trở kháng nguồn Z1 (50 Ω) thành trở kháng ZS và mạch phối hợp trở kháng ngõ ra giúp biến đổi trở kháng tải (50 Ω) thành trở kháng ZL của transistor Các giá trị ZS

(hoặc Γ 𝑆 ), ZL (hoặc Γ 𝐿 ), và thông số S của transistor quyết định đến độ lợi của mạch khuếch đại

Hình 2- 2 Mô hình mạch khuếch đại đơn giản

Các mạch phối hợp trở kháng thụ động sẽ tạo ra giá trị Γ 𝑆 , Γ 𝐿 có |Γ 𝑆 | < 1 và |Γ 𝐿 | < 1 Tuy nhiên, từ biểu thức (2.4) và (2.5), trong một số trường hợp có thể làm cho |Γ 𝐼𝑁 | >

1 hoặc |Γ 𝑂𝑈𝑇 | > 1 Khi đó, trở kháng ngõ vào hoặc ngõ ra của transitor sẽ có phần

Thiết kế mạch khuếch đại cao tần phải đảm bảo đáp ứng được nhu cầu về trở ngõ vào và sự dao động không mong muốn phải thấp Điều này sẽ được trình bày chi tiết ở mục 2.3 của bài viết.

2.1.2 Vòng tròn đẳng độ lợi

Trong thiết kế mạch khuếch đại thực tế, thường không thể bỏ qua S12 do S12 ≠ 0 Vì vậy, mạch khuếch đại được thiết kế dựa trên độ lợi công suất làm việc (GP) hoặc độ lợi điện áp (GA).

(Available Power Gain) Vòng tròn đẳng độ lợi GP hoặc GA và vòng tròn ổn định sẽ được vẽ trên giản đồ Smith để giúp chọn được giá trị trở kháng ngõ vào, ngõ ra đạt được độ lợi mong muốn và đảm bảo mạch ổn định

Công thức tính độ lợi GP ở (2.2) được viết lại thành [13]:

Vòng tròn đẳng độ lợi GP có tâm CP và bán kính rP:

Công thức (2.8) cho thấy khoảng cách từ tâm của giản đồ Smith đến tâm của vòng tròn đẳng GP là |CP| với góc là 𝐶 2 ∗ GP đạt giá trị lớn nhất khi là GP,max tại Γ 𝑀𝐿 :

Khi Γ 𝑆 = Γ 𝐼𝑁 ∗, ta đạt được công suất cực đại (GP,max) bằng công suất truyền cực đại (GT,max) Hơn nữa, giá trị hệ số phản xạ tối ưu để đạt được GP,max giống với giá trị được đưa ra trong công thức (2.4) và (2.5).

Các bước thiết kế mạch khuếch sử dụng vòng tròn đẳng độ lợi GP cho trường hợp ổn định không điều kiện mô tả như sau [13]:

• Bước 1: Với giá trị độ lợi GP cho trước, tính tâm và bán kính của vòng tròn đẳng độ lợi GP.

• Bước 2: Chọn giá trị Γ 𝐿 trên vòng tròn đó Có nhiều nghiệm, ta chọn Γ 𝐿 gần tâm giản đồ Smith nhất đề dễ thiết kế các mạch phối hợp trở kháng

• Bước 3: Chọn Γ 𝑆 = Γ 𝐼𝑁 ∗ thì sẽ đạt được GP,max = GT,max

Các bước thiết kế mạch khuếch sử dụng vòng tròn đẳng độ lợi GP cho trường hợp ổn định có điều kiện mô tả như sau:

• Bước 1: Với giá trị độ lợi GP cho trước, tính tâm và bán kính của vòng tròn đẳng độ lợi GP Vẽ vòng tròn đẳng GP và vòng tròn ổn định phía tải trên giản đồ Smith

Chọn giá trị Γ 𝐿 nằm trong vùng ổn định và không quá gần với vòng tròn ổn định

• Bước 2: Vẽ vòng tròn ổn định phía nguồn và xác định điểm thỏa Γ 𝑆 = Γ 𝐼𝑁 ∗ nằm trong vùng ổn định

Nếu hệ số phản xạ ngõ vào Γ 𝑆 không nằm trong vùng ổn định hoặc nằm quá gần với vòng tròn ổn định, thì Γ 𝑆 phải nằm trong vòng tròn ổn định và đạt được hệ số sóng đứng không quá lớn để giảm độ phản xạ ngõ vào Công thức tính độ lợi GA ở (2.3) được viết lại thành:

Vòng tròn đẳng độ lợi GA có tâm CA và bán kính ra

Công thức (2.14) cho thấy khoảng cách từ tâm của giản đồ Smith đến tâm của vòng tròn đẳng GA là |CA| với góc là 𝐶 1 ∗ GA đạt giá trị lớn nhất khi là GA,max tại Γ 𝑀𝑆 :

Lúc này nếu như ta chọn Γ 𝐿 = Γ 𝑂𝑈𝑇 ∗ thì sẽ đạt được GA,max = GT,max và giá trị hệ số phản xạ tối ưu để đạt được GA,max giống với giá trị ở công thức (2.4) và (2.5)

Các bước thiết kế mạch khuếch đại sử dụng vòng tròn đẳng độ lợi GA cho trường hợp ổn định không điều kiện và có điều kiện tương tự như trường hợp sử dụng vòng tròn đẳng GP.

Trong quá trình thiết kế cần lưu ý là các giá trị Γ 𝑆 và Γ 𝐿 không nên chọn quá gần với vòng tròn ổn định bởi vì sự dao động có thể xảy ra do sự thay đổi trong quá trình chế tạo làm cho Γ 𝑆 , Γ 𝐿 có thể rơi vào vùng không ổn định Với trường hợp ổn định có điều kiện, GP hoặc GA có giá trị lớn nhất là vô cùng và khi đó vòng tròn đẳng độ lợi sẽ tiến đến vòng tròn ổn định khi GP hoặc GA tiến đến vô cùng Vì thế, GP (GA) nên được chọn nhỏ hơn GMSG để giúp tăng tính ổn định và có thể đạt được hệ số sóng đứng ngõ vào và ngõ ra tốt Bằng cách vẽ vòng tròn hệ số sóng đứng, Γ 𝑆 , Γ 𝐿 có thể được chọn để có sự tương nhượng tốt hơn về độ lợi, tính ổn định, hệ số sóng đứng ngõ vào, ngõ ra và cả hệ số nhiễu nếu thiết kế mạch khuếch đại nhiễu thấp

Nhiễu và hệ số nhiễu trong mạch khuếch đại đơn tầng

Trong thiết kế phần cứng của hệ thống thu phát thông tin, xử lý nhiễu đóng vai trò quan trọng, ảnh hưởng đến hiệu suất hoạt động của hệ thống Nhiễu là bất kỳ tín hiệu nào không phải tín hiệu mong muốn, có thể gây nhiễu (interference) lên hệ thống Mặc dù có nhiều nguồn nhiễu khác nhau như nhiễu nhiễu nhiệt, nhiễu Shot hay nhiễu Flicker, nhưng nhiễu nhiệt ảnh hưởng đáng kể nhất đến hệ thống máy thu.

2.2.1 Nhiễu nhiệt trong mạng hai cửa

Nhiễu nhiệt trong trong hệ thống được gây ra bởi dịch chuyển và va chạm lẫn nhau của các phần tử electron bên trong các linh kiện điện tử, sinh ra lượng nhiệt làm nóng các linh kiện Nhiễu nhiệt có thể làm méo dạng tín hiệu, gây ra lỗi cho hệ thống giải mã, ảnh hưởng đến độ nhạy của máy thu Vì có sự tồn tại của nhiễu, ngõ ra của các mạch khuếch đại luôn đo được tín hiệu điện áp ngay cả khi không có tín hiệu được cung cấp ở ngõ vào Tổng lượng nhiễu đo được ở ngõ ra này bao gồm nhiễu ở ngõ vào được khuếch đại bởi mạch khuếch đại cộng với nhiễu được tạo ra từ mạch khuếch đại

Mạch khuếch đại hai cửa có mô hình nhiễu như hình 2-3 Công suất nhiễu ngõ vào tương đương với một điện trở nhiễu R Điện áp nhiễu trung bình bình phương (Vn,rms) do điện trở nhiễu R tạo ra trong khoảng tần số fH-fL được biểu diễn theo công thức [13]:

Trong đó k là hằng số Boltzman (k=1.38x10-23 W.s/K), T là nhiệt độ nhiễu tương đương và B là băng thông nhiễu (B=fH –fL)

Hình 2- 3 Mô hình nhiễu trong mạch khuếch đại

Công thức (2.18) cho thấy rằng công suất nhiễu nhiệt phụ thuộc vào băng thông, không phụ thuộc vào tần số trung tâm Phân bố nhiễu trên được gọi là nhiễu trắng (white noise)

Công suất nhiễu có thể có từ nguồn nhiễu R là:

2.2.2 Hệ số nhiễu trong mạng hai cửa

Hệ số nhiễu (F) mô tả định lượng hiệu năng của mạch khuếch đại cao tần có chứa nhiễu Hệ số nhiễu được định nghĩa là tỉ số giữa tổng công suất nhiễu có thể có ở ngõ ra và công suất nhiễu có thể có ở ngõ ra do nhiễu nhiệt ở ngõ vào Hệ số nhiễu có thể được biểu diễn thông qua biểu thức sau:

Trong đó PNo là tổng công suất nhiễu có thể có ở ngõ ra của mạch khuếch đại,

PNi=kT0B là công suất nhiễu gây ra do điện trở nhiễu tương đương R tại T=T0)0 o K trong băng thông B, GA là độ lợi công suất có thể có của mạch khuếch đại

GA được định nghĩa như sau:

Khi hệ số khuếch đại công suất bằng PS0/PSi thì công thức biểu diễn mối liên hệ giữa công suất tín hiệu mong muốn ở ngõ ra và công suất tín hiệu mong muốn ở ngõ vào sẽ là: PS0 = PSi + 20log(PS0/PSi).

Mặt khác, F cũng có thể được định nghĩa là tỉ số tín hiệu trên nhiễu ở ngõ vào và tỉ số tín hiệu trên nhiễu ở ngõ ra Hệ số nhiễu nhỏ nhất sẽ đạt được nếu như hệ số phản xạ nguồn của mạch khuếch đại được lựa chọn đúng

2.2.3 Vòng tròn đẳng hệ số nhiễu

Hệ số nhiễu trong mạng hai cửa được cho bởi phương trình sau:

• YS = GS + jBS: dẫn nạp tại phía nguồn

• Yopt: Giá trị dẫn nạp để đạt NF nhỏ nhất

• Fmin: NF nhỏ nhất và đạt được khi YS = Yopt

• RN: điện trở nhiễu tương đương của transistor

• GS: giá trị phần thực của dẫn nạp YS

Nếu sử dụng hệ số phản xạ 𝛤S và 𝛤opt để thay thế YS và Yopt trong phương trình trên, có thu được:

Phương trình (2.23) phụ thuộc vào Fmin, Rn, 𝛤opt Những hệ số này được gọi là Noise Parameter và được cho bởi nhà sản xuất transistors hoặc có thể được xác định bằng thực nghiệm Hệ số nhiễu nhỏ nhất Fmin sẽ đạt được khi 𝛤S = 𝛤opt

Fmin phụ thuộc vào dòng điện và tần số Đối với một dòng và tần số cụ thể, chỉ có một giá trị 𝛤opt tương ứng với Fmin Vị trí của 𝛤opt có thể được xác định trên biểu đồ Smith Khi 𝛤S dần thay đổi khỏi vị trí của 𝛤opt, hệ số nhiễu sẽ thay đổi trên các vòng tròn tương ứng Các vòng tròn này được gọi là vòng tròn đẳng hệ số nhiễu, có tâm và bán kính khác nhau.

Trong đó Ni được định nghĩa là:

Tâm của các vòng tròn đẳng hệ số nhiễu sẽ di chuyển dọc theo vector 𝛤opt Bằng cách vẽ các vòng tròn đẳng hệ số nhiễu, ta có thể thiết kế mạch với hệ số nhiễu được cho trước.

Tính ổn định

Trong phần này, điều kiện cần và đủ cho mạch khuếch đại hoạt động ổn định được phân tích Như đã phân tích, sự dao động có thể xảy ra nếu trở kháng ngõ vào hoặc ngõ ra có phần thực âm khi |Γ 𝐼𝑁 | > 1 hoặc |Γ 𝑂𝑈𝑇 | > 1 Dựa vào đây, tính ổn định của mạch khuếch đại được chia làm hai loại [13]:

• Ổn định không điều kiện (Unconditional stability): Mạch ổn định không điều kiện nếu |Γ 𝐼𝑁 | < 1 hoặc |Γ 𝑂𝑈𝑇 | < 1 đối với trở kháng bất kỳ của nguồn và tải

• Ổn định có điều kiện (Conditional stability or potentially unstable): Mạch ổn định có điều kiện nếu nếu |Γ 𝐼𝑁 | < 1 hoặc |Γ 𝑂𝑈𝑇 | < 1 chỉ trong một vùng nhất định của trở kháng nguồn và tải trên giản đồ Smith

Nếu mạch khuếch đại đẳng hướng (S12=0) thì điều kiện này trở nên đơn giản hơn

|S 11 | < 1 hoặc |S 22 | < 1 Chú ý rằng điều kiện ổn định của mạch khuếch đại phụ thuộc tần số vì trở kháng ngõ vào ngõ ra của mạch phối hợp trở kháng phụ thuộc vào tần số Tuy nhiên, bất kỳ sự bất ổn định ở những tần số khác từ DC đến ít nhất là hai lần tần số trung tâm đều gây ra sự dao động không mong muốn Một transistor có thể ổn định không điều kiện ở tần số này nhưng cũng có thể ổn định có điều kiện hoặc không ổn định ở những tần số khác gần đó Vì thế, trong quá trình thiết kế cần phải chú ý để đảm bảo mạch ổn định trên toàn băng tần số Phương pháp để giúp dễ quan sát tính ổn định của mạch trên giản đồ Smith là sử dụng vòng tròn ổn định

Vòng tròn ổn định được định nghĩa là đường tròn trên mặt phẳng Γ 𝑆 (hoặc Γ 𝐿 ) khi nếu

|Γ 𝐼𝑁 | = 1( hoặc |Γ 𝑂𝑈𝑇 | = 1) Vòng tròn ổn định định nghĩa đường biên giữa vùng ổn định và vùng không ổn định của Γ 𝑆 và Γ 𝐿 Vòng tròn ổn định phía nguồn có tâm và bán kính:

|𝑆 11 | 2 − |∆| 2 | (2.27) Tương tự, vòng tròn ổn định phía tải có tâm và bán kính:

• Nếu |S 11 | < 1 và |S 22 | < 1: Vùng ổn định của trở kháng phía tải và nguồn là vùng có chứa tâm của giản đồ Smith Trong trường hợp này, trạng thái ổn định không điều kiện có thể đạt được nếu vòng tròn ổn định phía tải và nguồn nằm hoàn toàn bên ngoài hoặc hoàn toàn bên trong giản đồ Smith

Hình 2- 4 Vùng ổn định phía nguồn và tải khi |𝑺 𝟏𝟏 | < 𝟏 và |𝑺 𝟐𝟐 | < 𝟏

• Nếu |S 11 | > 1 và |S 22 | > 1: Vùng ổn định của trở kháng phía tải và nguồn là vùng không chứa tâm của giản đồ Smith Trong trường hợp này, trạng thái ổn định không điều kiện sẽ không thể đạt được

Hình 2- 5 Vùng ổn định phía nguồn và tải khi |S 11 |>1 và |S 22 |>1

2.3.2 Phương pháp kiểm tra tính ổn định

Vòng tròn ổn định có thể được sử dụng để xác định vùng ổn định của trở kháng phía nguồn và tải, giúp cho việc chọn giá trị trở kháng sao cho mạch sau khi thiết kế đảm bảo ổn định Tuy nhiên, nếu như mạch ổn định không điều kiện, có thể sử dụng điều kiện Rollet để kiểm tra một cách đơn giản hơn: Điều kiện Rollet phát biểu mạch sẽ ổn định không điều kiện nếu thỏa đồng thời [14]:

Một cách kiểm tra tính ổn định không điều kiện đơn giản hơn là sử dụng hệ số 𝜇 Mạch sẽ ổn định không điều kiện nếu thỏa [15]:

Sử dụng điều kiện hệ số 𝜇 sẽ tiện lợi hơn bới vì chỉ mô phỏng một hệ số duy nhất là đủ để kiểm tra mạch ổn định không điều kiện hay không Hơn thế, hệ số 𝜇 cho ta thông tin về khoảng cách giữa tâm của giản đồ Smith đến điểm gần nhất thuộc vùng không ổn định, giá trị hệ số 𝜇 càng lớn thì mạch càng ổn định

Tuy nhiên, một điểm đáng lưu ý là những điều kiện trên chỉ đúng cho mạch chỉ gồm thành phần tích cực Vì thế, đối với mạch khuếch đại đa tầng, mỗi tầng cần được kiểm tra tính ổn của chính tầng đó Một phương pháp khác có thể được sử dụng để kiểm tra tính ổn định của mạch đa tầng là định lý Kurokawa Theo Kurokawa, khi sử dụng phân tích điện nạp, thì hiện tượng bất ổn định xảy ra khi có điều kiện sau [16]:

Trong tính toán mạch khuếch đại, điện áp đầu ra ${V_{out}}$ tuyến tính quanh điểm phân cực gần bằng 0 và được biểu diễn như: ${V_{out}} \cong {V_{bias}} + {v_T}$ với ${V_{bias}}$ là điện áp phân cực và ${v_T}$ là điện áp đầu ra tín hiệu nhỏ Tại mỗi điểm phân cực, điện áp đầu ra tín hiệu nhỏ ${y_T}({V} \cong 0, \omega)$ phụ thuộc vào điểm phân cực và sẽ thay đổi giá trị nếu điểm phân cực thay đổi.

Mạch khuếch đại nhiễu thấp đa tầng

Đối với mạch khuếch đại 2 tầng, mô hình tương đương giúp tính toán hệ số nhiễu của toàn mạch được mô tả ở hình PNi là công suất nhiễu ngõ vào, GA1 và GA2 là độ lợi công suất của tầng 1 và tầng 2, Pn1 và Pn2 lần lượt là là công suất nhiễu ở ngõ ra của tầng 1 và tầng 2 gây ra do nhiễu nội tại của mạch khuếch đại

Hình 2- 6 Mô hình hệ số nhiễu mạch khuếch đại hai tầng

Khi đó, tổng công suất nhiễu ở ngõ ra (PN0) là:

F1 và F2 lần lượt là hệ số nhiễu của tầng 1 và tầng 2 của mạch khuếch đại

Từ biểu thức (2.36) ta có nhận xét rằng hệ số nhiễu của tầng 2 được làm giảm bởi

GA1 Vì thế, nhiễu được đóng góp bởi tầng 2 sẽ nhỏ nếu GA1 đủ lớn, ngược lại tầng 2 sẽ đóng góp một lượng nhiễu lớn nếu GA1 quá nhỏ Trên thiết kế thực tế, ta phải tương nhượng giữa độ lợi và hệ số nhiễu của các tầng Để mạch khuếch đại đạt được hệ số nhiễu tốt nhất, ta xem xét mạch khuếch đại hai tầng ghép nối tiếp với hệ số nhiễu F1, F2 và độ lợi công suất GA1, GA2 Nếu tầng 1 được đặt trước tầng 2, hệ số nhiễu toàn mạch sẽ là F12:

Mặt khác, nếu tầng 2 được đặt trước tầng 1, hệ số nhiễu toàn mạch sẽ là:

Cấu hình tầng 1 được mắc trước tầng 2 sẽ tạo ra hệ số nhiễu thấp hơn nếu F12 1 và NFmin cũng giảm xuống nhỏ, rất phù hợp để dùng thiết kế cho tầng 1 của LNA Tầng 2 và tầng 3 thì sẽ không cần SNIM và M quá tốt nữa mà lúc này chỉ cần MAG cao để tăng độ lợi, và đảm bảo ổn định không điều kiện

Vì thế LS bằng 100 pH và 60 pH lần lượt được chọn cho tầng 2 và tầng 3

Hình 3- 5 Khảo sát các thông số NF min, MSG, M, 𝝁 khi quét giá trị cuộn cảm L S từ

Bước quan trọng kế tiếp là chọn trở kháng nguồn và tải tối ưu Mặt phẳng phức trở kháng nguồn ZS và tải ZL được vẽ để giúp chọn đùng trở kháng tối ưu Trên hình 3-6 a) đường tròn đẳng độ lợi GA=MAG-0.1=9.092dB và đường tròn đẳng hệ số nhiễu NF=NFmin+0.1=0.851dB được vẽ Trở kháng nguồn ZS được chọn trên đường nối tâm của hai đường tròn này, cho phép transistor đạt được sự tương nhượng tốt giữa NF và S11 Khi đó ZS được chọn là 18.5+j*26 Ohm Ở phía mặt phẳng phức trở kháng tải, các đường tròn đẳng hệ số phản xạ ngõ vào IRL và ngõ ra ORL -15dB được vẽ Khi đó nếu chọn trở kháng ZL tại 54+j*125 Ohm, transistor sẽ đạt được đồng thời S11

Nguyễn Nhựt Nam và S22 đều tốt, với sự đánh đổi Gain là rất bé Với trở kháng đó, transistor sẽ đạt được

NF là 0.783 dB, Gain là 9.116 dB, S11 là -22.489 dB và S22 là -22.46 dB

Hình 3- 6 a) Vòng tròn đẳng NF và G A trên mặt phẳng phức trở kháng nguồn Z S và b) Vòng tròn -15dB IRL và ORL trên mặt phẳng phức trở kháng tải Z L

3.4.2 Xây dựng sơ đồ khối

Sau khi chọn trở kháng cho các tầng thì bảng 3-2 tóm tắt lại thông số cho của các tầng bao gồm kích thước transistor, điểm phân cực, NF, Gain, ZS, ZL và giá trị cuộn dây LS Hình 3-7 mô tả sơ đồ khối cho mạch LNA, bao gồm ba tầng, mỗi tầng là một transistor 2x50 𝜇m được áp dụng Inductive dource degeneration LS khác nhau ở mỗi tầng Các tầng transistor được kết nối vơi nhau bằng các mạch phối họp trở kháng IMN (Input Matching Network), ISMN (Inter-stage Matching Network) và OMN (Output Matching Network) Các mạch phối hợp trở kháng này có nhiệm vụ phối hợp trở kháng tải của tầng phía trước về trở kháng nguồn của tầng phía sau để giúp mạch đạt được sự truyền đạt Gain là tốt nhất Mạch IMN giúp biến đổi trở kháng ZS của tầng 1 về 50 Ohm để LNA đạt được NF tốt nhất và S11 tốt Sơ đồ khối ước lượng cho toàn mạch là 1.5 dB và độ lợi ước lượng là 22 dB Kích thước chip ước lượng là 3000x750 𝜇m

Bảng 3- 2 Bảng tóm tắt các thông số chi tiết về kích thước, Z S , Z L , L S cho mạch 15-

Phân cực VDV, VG=-2.1V, IDQ)mA

Hình 3- 7 Sơ đồ khối mạch khuếch đại nhiễu thấp 15-17 GHz

3.4.3 Sơ đồ nguyên lí, layout và kết quả mô phỏng

Sơ đồ nguyên lý mạch LNA 15-17 GHz được thiết kế với cấu trúc IMN tối ưu hóa số lượng linh kiện để giảm tổn hao Các cụm ISMN giúp cải thiện tính ổn định của mạch bằng cách điều chỉnh thông số RC song song và mắc nối tiếp.

Hình 3- 8 Sơ đồ nguyên lí mạch khuếch đại nhiễu thấp 15-17 GHz

Hình 3-9 mô tả layout của toàn mạch 15-17 GHz LNA sử dụng Inductive Source Degeneration Các cuộn dây LS được layout cẩn thận để đạt được hệ số phẩm chất là tốt nhất Các đường tín hiệu được ưu tiên lúc layout, không để quá gần với các linh kiện khác để hạn chế sự coupling không mong muốn giữa các linh kiện Các đường phân cực VD của 3 tầng sau khi đi qua tụ bypass sẽ được nối chung lại với nhau và nối ra một cái PAD duy nhất để cấp nguồn VD Tương tự các đường phân cực VG cũng được nối chung ra một PAD VG Diện tích chip sau khi layout là 3000x750𝜇m Chip được mô phỏng trường điện từ bằng công cụ Momentum của phần mềm ADS, đánh giá các sự coupling cẩn thận Mạch được kiểm tra thỏa các điều kiện DRC về chế tạo của nhà sản xuất và được gửi đi tape-out

Hình 3- 9 Layout mạch khuếch đại nhiễu thấp 15-17 GHz

Hình 3-10 mô phỏng kết quả mô phỏng thông số [S] của mạch LNA sau khi được mô phỏng trường điện từ Kết quả mô phỏng cho thấy mạch đạt được độ lợi S21 đạt được từ 21.8-22.2 dB, hệ số phản xạ ngõ vào S11 và ngõ ra S22 đạt được rất tốt nhỏ hơn -15dB

Hình 3- 10 Kết quả mô phỏng thông số [S] mạch LNA 15-17 GHz

Hình 3-11 minh họa hệ số nhiễu của mạch, với LNA đạt được NF 1,5-1,68 dB, đáp ứng yêu cầu đặt ra Kết quả mô phỏng tín hiệu lớn thể hiện ở Hình 3-12 và 3-13, cho thấy LNA với dòng phân cực 29 mA đạt độ tuyến tính OP1dB 14 dBm, OIP3 21-22,2 dBm, đáp ứng yêu cầu về độ tuyến tính.

Hình 3- 11 Kết quả mô phỏng hệ số nhiễu NF mạch LNA 15-17 GHz

Hình 3- 12 Kết quả mô phỏng Pout và Gain theo P avs mạch LNA 15-17 GHz

Hình 3- 13 Kết quả mô phỏng OIP3 và IIP3 theo tần số mạch LNA 15-17 GHz

Kết quả đo đạc và kiểm chứng

Hình mô 3-14 tả mạch in PCB phục vụ cho việc đo đạc mạch 15-17 GHz LNA Các tụ lớn được thiết kế thêm ở phần PCB giúp nâng cao chất lượng nguồn cung cấp vào mạch Các đường dây kết nối SMA với ngõ vào của mạch khuếch đại đều được thiết kế sao cho trở kháng đặc tính của nó phải là 50 Ohm, giúp hạn chế việc mất phối hợp trở kháng gây ra tăng NF

Hình 3- 14 Mạch PCB giúp đo đạc chip LNA 15-17 GHz

Hình 3-15 mô tả kết quả đo đạc của mạch 15-17 GHz LNA có so sánh với kết quả mô phỏng Kết quả đo đạt cho thấy, mạch đạt được độ lợi S21 rất sát với mô phỏng trong băng tần 14-17 GHz Tuy nhiên tại tần số 18 GHz có sự sai khác, có một điểm lõm ở kết quả đo tại 18 GHz Hệ số phản xạ S11 và S22 đạt được khá đúng so với với mô phỏng

Hình 3- 15 Kết quả đo đạc và kết quả mô phỏng thông số [S] mạch LNA 15-17 GHz

Hình 3-16 mô tả kết quả đo của NF so sánh với mô phỏng Thấy rằng NF đo đạc bị tăng lên một lượng 1.5-1.7 dB so với mô phỏng

Hình 3- 16 Kết quả đo đạc và kết quả mô phỏng NF mạch LNA 15-17 GHz

Hình 3- 17 Kết quả đo OP1dB và OIP3 mạch LNA 15-17 GHz

Hình 3-17 mô tả kết quả đo đạc tín hiệu lớn OP1dB và OIP3 của mạch LNA 15-17 GHz LNA Kết quả đo cho thấy LNA đo đạc được OP1dB 9-11.8 dBm, so với mô phỏng thì kết quả này bị giảm đi khoảng 3 dB OIP3 của mạch đo đạc được khoảng 21-23 dBm, tương đương so với kết quả mô phỏng

Kết luận

Chương 3 vừa trình bày xong toàn bộ quá trình thiết kế, chế tạo và đo đạc mạch khuếch đại nhiễu thấp băng tần Ku 15-17 GHz Bảng 3-3 tổng hợp so sánh các kết quả mô phỏng, đo đạc với các thông số đề xuất ban đầu dựa trên các tham khảo từ các sản phẩm của công ty Qorvo Nhìn chung, so với đề xuất ban đầu thì kết quả mô phỏng và kết quả đo đạc gần như đạt được yêu cầu đề ra ban đầu Tuy nhiên, mặc dù kết quả mô phỏng của NF là 1.6-1.7 dB tốt hơn với đề xuất, nhưng sau khi đo đạc thì kết quả NF lại tăng lên tới 3-3.2 dB, tức tăng khoảng 1.5 dB do với mô phỏng Mặc dù sự sai số về model của linh kiện cũng có đóng góp phần nào vào sự sai lệch này, nhưng cũng cần có những debug sâu thêm để cải thiện NF khi đo đạc Về thông số S, kết quả đo đạc cho thấy mạch có độ lợi S21 khá tốt đạt 21.6-22.9dB với độ gain- flatness là 0.9 dB S11 và S22 đều tốt hơn 10 dB Kết quả đo tín hiệu lớn OP1dB đạt 9-11.8 dBm và OP13 đạt 21-23 dBm Với điện áp cực VD 10V và dòng phân cực tĩnh

Với mức độ IDQ là 29mA, mạch khuếch đại nhiễu thấp do nhóm nghiên cứu thiết kế thể hiện độ tuyến tính tốt, cạnh tranh được với các chip khuếch đại thương mại Thành công trong việc thiết kế mạch khuếch đại nhiễu thấp này đóng vai trò nền tảng vững chắc cho việc thiết kế mạch khuếch đại nhiễu thấp băng thông rộng hơn (6-18 GHz) được trình bày trong chương tiếp theo.

Bảng 3- 3 Bảng so sánh kết quả mô phỏng, đo đạc với thông số đề xuất của mạch

LNA 15-17 GHz Đề xuất Mô phỏng Đo đạc

Technology 250 nm GaN 250 nm GaN 250 nm GaN

Bandwidth Freq (GHz) 15-17 GHz 15-17 GHz 15-17 GHz

PHÂN TÍCH VÀ THIẾT KẾ VI MẠCH KHUẾCH ĐẠI NHIỄU THẤP BĂNG THÔNG RỘNG 6-18 GHz

Giới thiệu

4.1.1 Giới thiệu vi mạch khuếch đại nhiễu thấp băng thông rộng 6-18 GHz

Những năm gần đây, vi mạch khuếch đại nhiễu thấp băng thông rộng được nghiện cứu và phát triển rất nhiều do những ứng dụng không thể thiếu của nó như các hệ thống radar độ phân giải cao, hệ thống truyền thông không dây dân sự và quân sự, đặc biệt là trong các hệ thống Phase array radar dựa trên AESA Trong hệ thống radar, mạch LNA băng thông rộng đóng vai trò vô cùng quan trọng trong máy thu, ảnh hưởng đến độ chính xác và tầm hoạt động của radar Đóng vai trò như một thành phần chìa khóa, hiệu năng mạch LNA tác động đến độ nhạy (Sensitivity) và dãy hoạt động (Dynamic range) của hệ thống Tuy nhiên, LNA phải đổi mặt với nhiều thách thức như nhiễu thấp, độ lợi cao, độ flat-gain tốt, độ tuyến cao và khả năng sống sót cao trước những can nhiễu công suất lớn bên ngoài

4.1.2 Các cấu trúc thiết kế mạch khuếch đại băng thông rộng

Một mạch khuếch đại lí tưởng sẽ có độ lợi là hằng số và sự phối hợp trở kháng hoàn toàn về 50 Ohm trên toàn miền tần số Như ví dụ về mạch khuếch đại phối hợp đồng thời trở kháng nguồn và tải, sẽ đạt được độ lợi lớn nhất, trong khi đó thiết kế với độ lợi bé hơn độ lợi lớn nhất sẽ giúp cải thiện băng thông nhưng sự phổi hợp trở kháng ở ngõ vào và ngõ ra sẽ không đạt được Những vấn đề này là kết quả thực tế, bởi vì các transistor thực sự không phối hợp với trở kháng 50 Ohm hay lớn hơn trên miền băng thông rộng, do giới hạn về tích độ lợi-băng thông theo tiêu chí Bode-Fano Một cách xem xét khác rằng |S21| của transistor luôn giảm theo tần số với tỉ lệ khoảng 6dB/octave, gây ra sự chênh lệch độ lợi lớn trên băng thông rộng

Mạch khuếch đại băng thông rộng có yêu cầu đặc trưng là độ bằng phẳng của độ lợi (flat gain) trên một khoảng băng thông rộng Yếu tố này yêu cầu phải có sự phối hợp trở kháng cực kì tốt trong dãy băng thông đó, điều này khó có được do các tụ kí sinh

Giới hạn băng thông của bộ khuếch đại transistor ảnh hưởng đến khả năng phối hợp trở kháng nguồn và tải Để đạt được phối hợp trở kháng, phải chấp nhận đánh đổi giữa độ lợi, băng thông và các tham số khác, theo định lý Bode-Fano Đánh đổi này có thể thực hiện thông qua nhiều kỹ thuật khác nhau, mỗi kỹ thuật có đặc điểm riêng.

Distributed amplifier circuit: Là mạch khuếch đại sử dụng nhiều transistor xếp thành tầng với nhau để tạo một đường dẫn truyền sóng nhân tạo, cho phép khuếch đại độ lợi tốt, hệ sô nhiễu tốt và đặc biệt là cung cấp băng thông rất rộng do đặc tính của đường dây truyền sóng Đường dây truyền sóng nhân tạo đóng vai trò là chìa khóa trong việc mở rộng băng thông và tối ưu trở kháng ngõ vào và ngõ ra của toàn mạch Thông thường, một đường dây được xây dựng từ các lớp kim loại, có độ dài đủ so sánh được với bước sóng tín hiệu thì được xem là đường dây truyền sóng, có trở kháng đặc tính 𝑍𝑜 trên mọi miền tần số Hay nói cách khác một đường dây truyền sóng lý tưởng về cơ bản là không có giới hạn về băng thông Nếu vô hạn các section

LC được ghép nối với nhau, thì tương đương với một đường dây truyền sóng, với trở kháng đặc tính 𝑍𝑜 = √𝐿/𝐶 Tuy nhiên, mạch sẽ khá lớn và cồng kềnh, độ lợi sẽ không đạt nhiều như mạch khuếch đại ghép cascade với cùng một số tầng transistor cho trước, dẫn đến muốn tăng độ lợi phải tăng dòng DC

Hình 4- 1 Cấu trúc mạch khuếch đại băng thông rộng Distributed

Balanced amplifier: Hai mạch khuếch đại sẽ được đặt lệch pha nhau 90 độ ở ngõ vào và ngõ ra, giúp cung cấp sự phối hợp trở kháng tốt trên băng thông rộng Độ lợi

Nguyễn Nhựt Nam sẽ bằng với độ lợi của mạch khuếch đại đơn, tuy nhiên, do phải cần 2 mạch khuếch đại giống nhau nên sẽ làm tăng dòng tiêu thụ cho mạch

Hình 4- 2 Cấu trúc mạch khuếch đại băng thông rộng Balanced

Resistive Feedback: Kỹ thuật hồi tiếp song song được sử dụng nhiều trong thiết kế mạch khuếch đại cao tần, đặc biệt là mạch khuếch đại băng rộng bởi vì nhiều ưu điểm như mạch đơn giản, kích thước nhỏ, công suất tiêu thụ thấp, độ ổn định cao, độ nhạy thấp với sự thay đổi của đặc tính transistor và làm giảm méo dạng tín hiệu Một trong những ưu điểm nữa của kỹ thuật này là giúp tạo độ phẳng của độ lợi trong một vùng băng thông mong muốn Tuy nhiên, kỹ thuật này cũng có nhược điểm làm giảm độ lợi, tăng NF, tính tuyến tính tương đối và có nguy cơ gây dao động do mạch hồi tiếp nếu không được thiết kế cẩn thận Thêm vào đó, nhiễu gây ra bởi điện trở hồi tiếp có thể tăng hệ số nhiễu của toàn mạch nếu chọn giá trị không hơp lí Tuy nhiên, nếu xét về mặt lợi thế thì kĩ thuật này có nhiều lợi thế hơn so với distributed amplifier và balanced amplifier

Hình 4- 3 Các thách thức gặp phải khi thiết kế mạch LNA băng thông rộng

Thiết kế mạch khuếch đại nhiễu thấp băng thông rộng phải đối mặt với nhiều thách thức, như được mô tả ở hình 4-3 Các thông số như Noise Figure, Bandwidth, Gain, Input return loss, đều ảnh hưởng lẫn nhau Một thiết kế nếu cố gắng tối ưu cho một thông số nào đó thì chắc chắn sẽ có thông số khác bị ảnh hưởng không tốt Do đó, điều quan trong là phải biết cân đo tương nhượng giữa các yêu cầu, tìm hiểu và áp dụng các kĩ thuật với để cải thiện mạch LNA một cách toàn diện

Như đã trình bày ở chương 1, yêu cầu thiết kế các thông số kĩ thuật của LNA 6-18 GHz đã được giải thích và trình bày ở bảng 1-3, bảng 4-1 chỉ nhắc lại để nhấn mạnh mục tiêu thiết kế:

Bảng 4- 1 Yêu cầu kĩ thuật thiết kế mạch LNA 6-18 GHz

Kĩ thuật Resistive Feedback và Dual Feedback

Kĩ thuật Resistive feedback (hay negative feedback) thường được sử dụng trong mạch khuếch đại băng thông rộng để tạo độ phẳng cho độ lợi và giúp giảm VSWR ngõ vào và ngõ ra Nó cũng giúp kiểm soát hiệu năng của transistors chống lại sự thay đổi thông số [S] trong quá trình chế tạo Mạch khuếch đại nhiễu thấp sử dụng Resistive feedback sẽ đạt được băng thông rất rộng, tuy nhiên sự đánh đổi lại là sự tăng một lượng nhỏ NF và giảm độ lợi của transistors Sự đánh đổi này là đáng kể hay không phụ thuộc vào sự lựa chọn giá trị cho mạch hồi tiếp, phân cực và kích thước của transistors

Hình 4- 4 a) Cấu trúc và b) Mô hình tương đương tín hiêu nhỏ của transistor khi sử dụng Resistive feedback

Hình 4.4 a) và b) mô tả cấu trúc và mô hình tín hiệu nhỏ để phân tích trở kháng và nhiễu cho kĩ thuật này Thành phần hồi tiếp giữa cực G và cực D của transistor là:

Yf = Cgd (1/s) + 1/Rf Trong đó, ảnh hưởng của thành phần ký sinh Cgd được đề cập đến Điện trở hồi tiếp Rf được đặt giữa cực G và D của transistor Nguồn nhiễu dòng và áp tương đương của mạng hai cửa LNA được tính toán với ba nguồn nhiễu: điện trở hồi tiếp Rf, dòng điện cực D và điện trở cực G Để đơn giản hóa phép tính, chúng ta giả sử rằng:

𝑅 𝑔 𝐶 𝑔𝑠 𝜔 0 ≪ 1 và điện trở Rs được bỏ qua Khi đó ta có:

Sử dụng (4.1) và (4.2), ma trận tương quan được dùng để tính toán các tham số nhiễu cho transistor Với 𝑌 𝑓 = 𝐺 𝑓 + 𝑗𝐵 𝑓 , ta có:

Mô hình phản hồi điện trở phân tích này là mạng lưới hai cổng không đẳng hướng, khác với kỹ thuật suy giảm nguồn cảm ứng được phân tích trong Chương 3 (bỏ qua tụ ký sinh Cgd) Do đó, trở kháng ngõ vào phụ thuộc vào trở kháng tải.

Từ các công thức (4.4), (4.6), và (4.7) thì điều kiện SNIM có thể đạt được bằng cách chọn giá trị Rf thích hợp

Dual feedback là kĩ thuật kết hợp cả Inductive source degeneration và Resistive feedback trong mô hình S chung ISD được xem là hồi tiếp nối tiếp bởi vì nó tạo ra cơ chế hồi tiếp nguồn dòng và áp về phía ngõ vào Trong khi đó Resistive feedback là hồi tiếp song song Bằng cách sử dụng đồng thời cả ISD và Resistive feedback, LNA có thể đạt được hiệu năng tốt và ổn định với sự đánh đổi về NF và độ lợi là ít nhất [21]

Hình 4- 5 a) Cấu trúc và b) Mô hình tương đương tín hiệu nhỏ của transistor sử dụng Dual Feedback

Hình 4-5 a) và b) mô tả sự kĩ thuật dual feedback với 𝑌 𝑓 = 𝐶 𝑔𝑑 𝑠 + 1/𝑅 𝑓 và 𝑍 𝑠 = 𝑅 𝑠 + 𝑗𝜔𝐿 𝑠 Nguồn nhiễu dòng và áp tương đương được thể hiện qua công thức (4.9) và (4.10):

𝑣 𝑛 = 𝑎 2 𝑖 𝑛𝑑 + 𝑏 2 𝑖 𝐺 𝑓 + 𝑐 2 𝑣 𝑅𝑔 (4.10) Trong đó, các tham số 𝑎 1 , 𝑏 1 , 𝑐, 𝑎 2 , 𝑏 2 , 𝑐 2 được tính toán như sau:

Các tham số nhiễu Rn, Yopt, Bopt, Gopt, và NFmin được tính toánh như sau:

Khi đó dẫn nạp ngõ vào được tính theo công thức:

Và độ lợi được tính theo công thức:

Từ các công thức trên, ta thấy các thành phần hồi tiếp Rf, Ls, làm thay đổi đặc tính thông số S (S21 và 𝑌 𝑖𝑛 ) và đặc tính nhiễu (𝑁𝐹 𝑚𝑖𝑛 , 𝑅 𝑛 , và 𝑌 𝑜𝑝𝑡 ) của transistor Cụ thể, bằng cách chọn Ls và Rf thích hợp giúp tăng trở kháng nhìn vào, có thể chọn để thỏa mãn điều kiện SNIM bằng cách chọn 𝑍 𝑜𝑝𝑡 = 𝑍 𝑖𝑛 ∗ Bên cạnh đó, Rf cũng được chọn để giúp làm giảm độ lợi ở tần số thấp, giúp tạo cải thiện độ phẳng của độ lợi Đồng thời, tính ổn định của transistors cũng sẽ được cải thiện đáng kể NFmin có thể sẽ tăng và độ lợi có thể sẽ giảm đi, tuy nhiên sự đánh đổi này là ít hay nhiều thì cần thực hiện các mô phỏng, đánh giá và chọn giá trị cho phù hợp Các công thức cụ thể giúp đưa ra một phương pháp tin cậy và cụ thể cho các mô phỏng, đồng thời đó cũng là giá trị ban đầu để các công cụ hỗ trợ tối ưu của máy tính thực hiện

4.2.3 Kĩ thuật nâng cao độ lợi trong resistive feedback

Như đã phân tích ở trên, độ lợi của transistor luôn giảm khi tần số tăng do ở tần số càng cao thì các thành phần kí sinh càng gây ảnh hưởng nghiêm trọng Cuộn cảm bù độ lợi Ld được sử dụng để bù lại độ lợi bị giảm ở tần số cao, đồng thời cũng giúp mở rộng băng thông và cải thiện VSWR [13] Mô hình tương đương cho mạng hai của không đẳng hướng tần số cao cho mạng hồi tiếp được mô tả ở hình 4-6

Hình 4- 6 Mô hình tương đương mạng hai cửa không đẳng hướng sử dụng L D Điện áp v1, v2 và dòng điện i1, i2 được tính như sau:

Từ đó, ta có ma trận dẫn nạp Y của mạch tương đương:

Ma trận tán xạ S của mạch hồi tiếp từ (4.22) như sau:

Trong biểu thức (4.27), các thành phần gm, 𝑍 𝑓 , 𝑍 𝐷 , 𝑍 𝑑𝑠 , 𝑍 𝑔𝑠 đều tham gia vào làm thay đổi S21, trong đó các thành phần hồi tiếp Zf và Ld cũng đóng góp nhiều Như đã phân tích, độ lợi của một transistors HEMT sẽ bị suy giảm 6dB/octave theo tần số do các thành phần kí sinh không mong muốn và ở tần số càng cao thì kí sinh càng nghiêm trọng Chính vì thế, LD được thêm vào có tác dụng bù lại sự suy giảm độ lợi đó ở tần số cao và Zf giúp làm giảm đi bớt độ lợi ở tần số thấp, từ đó tạo được độ phẳng cho độ lợi

Các công thức trên nhằm làm rõ tác dụng của Zf, Ld đến thông số [S] của HEMT và nhất là S21, tuy nhiên để có thể nhìn rõ hơn tác dụng của nó thì cần được mô phỏng và quan sát sự thay đổi của HEMT khi thay đổi giá trị các thành phần hồi tiếp đó Các mô phỏng cụ thể hơn sẽ được thể hiện ở mục 4.3.4

SNIM-Simultaneous Noise and Impedance matching là điều kiện rằng trở kháng ngõ vào (ZIN) và trở kháng liên hợp phức của trở kháng tối ưu cho hệ số nhiễu (𝑍 𝑜𝑝𝑡 ∗ ) của

Nguyễn Nhựt Nam toàn bộ mạch đồng thời được phối hợp trở kháng về Z0: ZIN=𝑍 𝑜𝑝𝑡 ∗ =Z0 như mô tả ở hình Khi đó, NF của mạch LNA sẽ đạt được NF nhỏ nhất có thể, đồng thời hệ số phản xạ ngõ vào S11 cũng tốt

Hình 4- 7 Mô tả hệ số SNIM Định nghĩa của khái niệm hệ số SNIM lần đầu tiên được nhắc đến tại [22] và sau đó là [23] [24] với việc phân tích một mạch khuếch đại hồi tiếp SNIM được tính theo công thức:

Trong thiết kế, hệ số này có giá trị từ 0 đến 1 Đối với một transistor, hệ số SNIM càng nhỏ thì thể hiện trở kháng ngõ vào của transistors càng gần bằng với trở kháng tối ưu cho hệ số nhiễu, từ đó giúp cho việc phối hợp trở kháng về 50 Ohm được tốt hơn Các kĩ thuật hồi tiếp như Inductive Source Degeneration, Dual Feedback phần tích ở trên đều góp phần làm giảm hệ số SNIM của transistors, cho phép thực hiện phối hợp trở kháng trên một băng thông rộng.

Phân tích và thiết kế

4.3.1 Phương pháp thiết kế và sơ đồ khối

❖ Thứ nhất, mạch khuếch đại nhiễu thấp băng thông 6-18 GHz được thiết kế sử dụng kĩ thuật Dual Feedback (Ls, Rf) và cuộn cảm Ld bù độ lợi ở tần số cao

Sự kết hợp của transistor với Ls, Rf và LD tạo thành một cell đơn vị gọi là unit cell như hình 4-8:

Hình 4- 8 Unit cell dùng thiết kế mạch LNA 6-18 GHz

Như đã phân tích ở mục 4.2, sự kết hợp của Ls, Rf và Ld này sẽ làm thay đổi đặc tính của transistor làm thay đổi gm, ZIN, NFmin, Zopt và kết chọn giá trị trở kháng Zs, ZL phù hợp sẽ giúp unit cell đạt được băng thông rộng, hệ số nhiễu thấp, độ lợi cao và hệ số phản xạ ngõ vào và ra tốt:

• Rf, LS ở các tầng đầu→để hệ số SNIM nhỏ nhất (trở kháng tối ưu cho S11 và trở kháng tối ưu cho NF gần nhau), hệ số Noise measure M nhỏ (NFmin càng nhỏ và MSG lớn), đảm bảo tính ổn định 𝜇 > 1

Điện trở phản hồi (Rf), cuộn cảm (LS) và cuộn cảm (Ld) được tích hợp ở các tầng giữa với mục đích giảm độ lợi khuếch đại ở tần số thấp để ngăn chặn hiện tượng nhiễu, rung động ngoài ý muốn trong quá trình hoạt động Đồng thời, tăng độ lợi ở tần số cao để bù đắp cho độ suy hao tín hiệu trong quá trình truyền dẫn, góp phần cải thiện khả năng giữ phẳng độ lợi (Gain-flatness) Nhờ đó, hệ thống khuếch đại có thể đảm bảo độ ổn định với giá trị độ lợi vòng hở (𝜇) luôn lớn hơn 1.

Các linh kiện Rf, LS, Ld ở các tầng cuối có vai trò đảm bảo các thông số tuyến tính OP1dB và OIP3 tốt, độ lợi cao Điều này giúp cho OP1dB và OIP3 không bị ảnh hưởng bởi các tầng giữa, đồng thời S22 tốt giúp đảm bảo tính ổn định với hệ số khuếch đại 𝜇 lớn hơn 1.

Việc chọn Rf, LS, Ld được thực hiện thông qua vẽ các đường Contours để đảm bảo tính tổng quát, và được thực hiện tại nhiều điểm tần số trong băng thông thiết kế 6-

❖ Yếu tố thứ hai cũng không kém phần quan trọng để đạt được băng thông rộng là việc chọn trở kháng ZS, ZL cho mỗi tầng và thiết kế các mạch phối hợp trở kháng theo ZL, ZS đó Ở đây ZS, ZL sẽ là biến phụ thuộc vào tần số:

Trong đó i=1,2 n, n là số tầng

Các mạch phối hợp trở kháng sẽ được thiết kế theo các Port có trở kháng phụ thuộc theo tần số như hình 4-9 Các Port này được xây dựng bằng cách chọn trở kháng tối ưu tại từng tần số, ví dụ chọn tại 3 tần số là 6, 12, và 18 GHz và sau đó sẽ xây dựng được một đa thức bậc 3 cho trở kháng này Số điểm chọn càng nhiều thì bậc đa thức càng cao và càng chính xác Thiết kế này sử dụng đa thức bậc 3 để xây dựng Port trở kháng thay đổi theo tần số

Hình 4- 9 Các Port trở kháng thay đổi theo tần số

Vì thế, để đạt được kết quả tối ưu thì mạch khuếch đại nhiễu thấp băng thông rộng 6-

18 GHz được thiết kế theo qui trình như sau:

Hình 4- 10 Quy trình thiết kế mạch LNA 6-18 GHz

Quy trình chỉ thể hiện các bước thực hiện trong luận văn, ở bước mô phỏng kết quả và kiểm tra tính ổn định, nếu như không thỏa yêu cầu thì cần thực hiện nhiều phép mô phỏng và “Debug” khác nhau, và việc quay lại bước nào phụ thuộc nhiều vào yếu tố kinh nghiệm của người thiết kế Vì thế trong sơ đồ khối ở trên không thể hiện rõ là sẽ quay lại bước nào

Sơ đồ khối tổng quát của mạch bao gồm các Unit cell và các mạch phối hợp trở kháng được ghép nối tiếp với nhau mô tả ở hình 4-11 Sơ đồ khối này thể hiện chiến lược

Nguyễn Nhựt Nam thiết kế một cách tổng quát nhất, còn các giá trị cụ thể sẽ được phân tích và chọn kĩ hơn ở phần sau

Hình 4- 11 Sơ đồ khối tổng quát mạch LNA 6-18 GHz 4.3.2 Điểm phân cực và kích thước transistors tối ưu Điều kiện phân cực và kích thước transistors là yếu tố quan trọng cần thực thiện đầu tiên vì nó ảnh hưởng đến đặc tính của transistor 𝛾, 𝑔 𝑚 và ảnh hưởng đến lựa chọn giá trị hồi tiếp sau đó Hình 4-12 mô tả các biến cần phải chọn và các thông số cần phải tối ưu Điện áp phân cực VD sẽ được cố định ở 10V vì được nhà sản xuất khuyến nghị dùng, là điện áp chuẩn để thiết kế LNA dùng transistor CPW trong công nghệ 250 nm GaN Điện áp phân cực VG sẽ được quét xung quanh giá trị ngưỡng threshold voltage từ -2.5V đến -1.9V Riêng đối với kích thước transistors, công nghệ chỉ cho phép transistors có NOF là 2,4,6,8 và UGW từ 25𝜇m đến 100𝜇m Trong đó chỉ có 16 kích thước transistor được đo đạc thực tế, được gán nhãn là “Data Verification” còn các kích thước còn lại sẽ đươc nội suy theo mô hình của nhà sản xuất, được gán nhãn là “Scaling_equation_Interpolation” Các thông số NFmin, MSG, IDQ được mô tả thành các đường Contours phụ thuộc vào VG (trục hoành), UGW (trục tung) và NOF (4 NOF ứng với 4 hình) để thể hiện một cách tổng quát nhất, như mô tả ở hình 4-13

Hình 4- 12 Các biến cần lựa chọn về kích thước và phân cực cho transistor

Hình 4- 13 Các đường Contours về NF min , MSG và I DQ theo UGW và V G của transistors

Từ hình ta thấy rằng, có thể chọn điểm phân cực VG=-2.1 V và kích thước 2x50 𝜇m cho tầng 1,2 và 3 để đạt được NFmin 0.8 dB, dòng tiêu thụ 10 mA, MSG khoảng 10.4 dB Riêng ở tầng 4, theo công thức (2.47) và (2.48), sẽ chọn kích thước và dòng lớn hơn để nâng cao độ tuyến tính cho toàn mạch, cụ thể chọn kích thước 4x50 𝜇m, dòng

20 mA Vì các mô phỏng tính toán OP1dB rất lâu và khó có thể quét theo kích thước và điện áp nên các đường OP1dB phụ thuộc vào kích thước và điện áp sẽ không được vẽ ở đây Do ta biết được xu hướng là kích thước lớn, dòng lớn thì đạt được độ tuyến tính tốt nhưng lại tiêu tốn dòng nên ta sẽ chọn kích thước tầng cuối theo độ lợi và dòng tiêu thụ trước và sẽ mô phỏng kiểm tra lại OP1dB Các mô phỏng tối ưu cho độ tuyến tính sẽ được thực hiện chi tiết hơn ở mục 4.3.5

Hình 4- 14 Hệ số 𝝁 của transistors khi quét UGW và V G luôn bé hơn 1

Tuy nhiên, hiện tại, các giá trị NFmin, MSG không đạt được trong thiết kế vì hệ số ổn định μ luôn nhỏ hơn 1 như mô tả ở hình 4-14 Do đó, cần tăng tính ổn định của transistor (μ > 1) và điều này sẽ dẫn đến đánh đổi NFmin và MSG Đây là yếu tố thường được ưu tiên và không thể tránh khỏi trong thiết kế mạch khuếch đại Các phương pháp hồi tiếp sẽ giúp nâng cao tính ổn định cho transistor.

4.3.3 Giải quyết vấn đề băng thông, hệ số nhiễu và hệ số phản xạ ngõ vào

Hình 4- 15 Transistor với các tụ kí sinh C gd và C gs

Trong thiết kế một mạch khuếch đại nhiễu thấp, có các yếu tố chính làm hạn chế việc mở rộng băng thông, có thể tóm tắt thành hai khía cạnh sau:

Kết quả đo đạc và kiểm chứng

Hình 4-56 thể hiện hình ảnh die chip sau khi được chế tạo của mạch 6-18 GHz LNA Ở phần phân cực, các dây bonding bằng vàng được nối từ PAD trong chip ra các tụ decoupling và nối chung lại với nhau thành 2 đường phân cực G và D Ở phần tín hiệu, dây bonding được nối từ PAD trong chip ra đường dây tín hiệu trên package để nối ra ngoài PCB

Hình 4- 56 Die chip sau khi chế tạo của LNA 6-18 GHz

Hình 4- 57 Mạch nguyên lí PCB dùng cho đo đạc

Hình 4-57 mô tả mạch nguyên lí PCB và hình 4-58 mô tả mạch in PCB phục vụ cho việc đo đạc mạch 6-18 GHz LNA Các tụ lớn được thiết kế thêm ở phần PCB giúp nâng cao chất lượng nguồn cung cấp vào mạch Các connector SMA được sử dụng ở ngõ vào và ngõ ra giúp kết nối đến các thiết bị đo cũng như các module khác trong hệ thống lớn hơn Các đường dây kết nối SMA với ngõ vào của mạch khuếch đại đều được thiết kế sao cho trở kháng đặc tính của nó phải là 50 Ohm, giúp hạn chế việc mất phối hợp trở kháng gây ra tăng NF Hình 4-59 mô tả testbench đo đạc thực tế của các phép đo NF, đo tín hiệu nhỏ và đo tín hiệu lớn Phương pháp và trình tự đo đã

Quá trình đo chip cần được thực hiện tỉ mỉ và cẩn thận để đảm bảo độ chính xác của kết quả Sai lệch trong quá trình đo có thể dẫn đến kết quả không đáng tin cậy, ảnh hưởng đến toàn bộ quá trình phân tích và thiết kế mạch Do đó, việc thực hiện đo chip được trình bày trong mục 2.4 rất quan trọng, đảm bảo rằng các thông số đo được chính xác, giúp quá trình thiết kế mạch diễn ra hiệu quả và đáng tin cậy.

Hình 4- 58 Mạch in PCB cho đo đạc mạch LNA 6-18 GHz

Hình 4- 59 Testbench đo đạc NF, thông số [S] và tín hiệu lớn

Hình 4-60 thể hiện kết quả đo đạc thông số S và hệ số nhiễu của mạch 6-18 GHz LNA Độ lợi S21 đo đạc được khoảng 20 dB tại 18GHz và cao nhất là 25.5 dB tại 6 GHz và 14 GHz Hệ số phản xạ ngõ vào S11 đạt được lớn hơn 9dB và hệ số phản xạ ngõ ra đạt được lớn hơn 5dB Kết quả đo đạc hệ số nhiễu NF đạt được từ 2.84-4.5 dB

Hình 4- 60 Kết quả đo đạc thông số [S] và hệ số nhiễu NF mạch LNA 6-18 GHz

Kết quả đo đạc và mô phỏng cho thấy mạch khuếch đại đạt độ lợi S21 là 25 dB trong dải tần 6-14 GHz Tuy nhiên, độ lợi giảm mạnh từ 14-18 GHz, chỉ còn 20 dB tại 18 GHz Hệ số phản xạ ngõ vào S11 không sai lệch đáng kể so với mô phỏng, duy trì khoảng 8 dB Ngược lại, hệ số phản xạ ngõ ra S22 có sự khác biệt nhiều, giảm từ 15 dB xuống còn khoảng 10 dB.

Về hệ số nhiễu, so với kết quả mô phỏng thì NF đo đạc bị tăng thêm khoảng 0.8-1.3 dB Sự tăng của NF sau khi đo đạc là không thể tránh khỏi do nhiều yếu tố về sai số model, sai số quá trình EM

Hình 4- 61 So sánh kết quả đo và mô phỏng [S] và NF mạch LNA 6-18 GHz

Hình 4- 62 So sánh kết quả đo và mô phỏng P sat , OP1dB và OIP3 mạch LNA 6-18

Hình 4- 63 So sánh kết quả đo và mô phỏng của Gain và Pout theo Pavs mạch LNA

Hình 4-62 và 4-63 mô tả kết quả đo tín hiệu lớn của mạch LNA 6-18 GHz Mạch đạt được độ tuyến tính OP1dB đo đạc khá tốt khoảng 14-17.8dBm, OIP3 đạt được 20- 22dBm Công suất ngõ ra Psat đạt 20-24dBm Nhìn chung, kết quả đo tín hiệu lớn khá tốt và khá sát với kết quả mô phỏng

❖ Đánh giá yếu tố ảnh hưởng đến độ chính xác của kết quả mô phỏng:

• Thứ nhất là dữ liệu về NF, dữ liệu về Small Signal và dữ liệu về Large Signal của Model transistor được cung cấp bởi nhà sản xuất Các transistors sẽ không được mô phỏng EM chung với các linh kiện passive mà sẽ sử dụng các dữ liệu này để tính toán Các dữ liệu này được nhà sản xuất đo đạc cho từng transistor ứng với một số lượng hữu hạn điện áp VD, VG, tần số và sau đó dùng thuật toán để nội suy và tạo thành model cho người thiết kế sử dụng Công nghệ III-V 250nm GaN này được nhà xản xuất đang trong quá trình cải tiến và phát triển Vì thế độ chính xác của model transistor cũng còn hạn chế Bên cạnh đó, nhà sản xuất hiện tại chỉ cung

Nguyễn Nhựt Nam cấp model ở process Target mà chưa có các process Fast và Slow nên chưa thế mô phỏng PVT cho các trường hợp này được

• Thứ hai là độ chính xác của quá trình EM Tất cả các linh kiện thụ động (tụ, cuộn dây, điện trở, các đường dây truyền sóng và các đường interconnect) được mô phỏng EM chung với nhau (ngoại trừ các transistor) bằng công cụ Momentum của phần mềm ADS để tính toán được tất cả các sự Coupling giữa các linh kiện Các setup mô phỏng EM bao gồm: tần số chia Mesh, cell/wavelength, Port,…gây ra sự đánh đổi giữa độ chính xác và thời gian mô phỏng Cell/wavelength càng thời thì độ chính xác càng cao nhưng mô phỏng càng lâu Ở đây, cell/wavelength được đặt là 50 đảm bảo được độ chính xác

❖ Đánh giá sự khác nhau của kết quả mô phỏng và kết quả đo đạc:

Sự khác biệt giữa kết quả mô phỏng và kết quả đo đạc (tăng NF 1dB, giảm Gain 4dB ở 18 GHz, S11 S22 tệ đi 3dB) có thể xuất phát từ nhiều nguyên nhân bao gồm cả chủ quan và khách quan.

• Sai số của model transistor (process Target) được cung cấp bởi nhà sản xuất

• Die chip được chế tạo có thể bị rơi vào process Fast, Slow trong khi chưa có các model cho các process này để có thể kiểm soát trong mô phỏng

• Ảnh hưởng của model bonding wire lên tín hiệu RF (model bonding wire bị sai hoặc chất lượng bonding wire của chip không tốt sẽ gây sai lệch trở kháng khác 50 Ohm và tăng loss)

• Quá trình EM là EM linh kiện passive còn transistor sẽ sử dụng model Vì thế khi chế tạo các linh kiện passive xung quanh transistor có thể ảnh hưởng lên transistor, lúc này model của transistor có thể bị khác đi như thay đổi tụ kí sinh Cgd, Cgs của transistors

❖ Các hướng Debug và phát triển tiếp theo để cải thiện trong lần Tapeout2:

• Thay đổi model transistor bằng cách mắc thêm các tụ và trở kí sinh và mô phỏng lại để đánh giá lại kết quả Nếu như nhà sản xuất có update

Nguyễn Nhựt Nam và cung cấp thêm các process Fast, Slow thì sẽ tốt hơn, điều này là sớm muộn bởi vì version PDK đang dùng là version thứ 4 và nhà sản xuất cũng đang trong quá trình cải tiến model PDK

• Thay đổi các model của bonding wire và đánh giá ảnh hưởng

Kết luận

Bảng 4- 2 Bảng so sánh kết quả đo, mô phỏng với đề xuất mạch LNA 6-18 GHz Đề xuất Mô phỏng Đo đạc Technology 250 nm GaN 250 nm GaN 250 nm GaN

Chương 4 vừa trình bày toàn bộ quá trình thiết kế, chế tạo và đo đạc mạch khuếch đại nhiễu thấp băng thông rộng 6-18 GHz Bảng 4-2 trình bày kết quả tổng hợp so sánh giữa mô phỏng, đo đạc với các thông số đề xuất ban đầu Về kết quả mô phỏng, mạch đạt được hiệu năng khá tốt và đạt được yêu cầu đề ra ban đầu: độ lợi 24-26.7 dB, S11 và S22 đều lớn hơn 10dB, hệ số nhiễu NF từ 2-2.7dB Kết quả mô phỏng độ tuyến tính đạt được OP1dB là 13.7-17 dBm và OIP3 là 24.5-27 dBm Về kết quả đo đạc, độ lợi đạt được khá sát với mô phỏng khoảng 25dB trong băng tần 6-14 GHz Tuy nhiên, từ tần số 14-18 GHz, độ lợi giảm đi 5dB so với mô phỏng Hệ xuống phản xạ ngõ vào S11 sai lệch không quá nhiều so với mô phỏng, vẫn giữ được khoảng 8 dB so với mô phỏng là lớn hơn 10 dB Hệ số phản xạ ngõ ra S22 có sự sai khác nhiều so với mô phỏng, bị giảm từ 15dB xuống còn khoảng 5 dB Hệ số nhiễu đo đạc là 2.84- 4.5dB, tăng khoảng 0.8-1.5 dB so với mô phỏng Sự tăng hệ số nhiễu xuất phát từ nhiều nguyên nhân, có thể kể đến như so sai số của linh kiện, sai số của quá trình

Sai số xảy ra do mô hình PDK của nhà sản xuất Đối với phép đo độ tuyến tính, mạch đạt OP1dB từ 14 đến 17,8 dBm, tăng khoảng 0,8 dB so với mô phỏng Kết quả đo OIP3 đạt 20-22 dBm, giảm 2-5 dB so với mô phỏng.

Định dạng
Số trang	125
Dung lượng	5,27 MB