Luận án tiến sĩ nhóm nhân cyclic và mã cyclic trên vành đa thức

BỘ THÔNG TIN VÀ TRUYỀN THÔNG HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG NGUYỄN TRUNG HIẾU NHĨM NHÂN CYCLIC VÀ MÃ CYCLIC TRÊN VÀNH ĐA THỨC LUẬN ÁN TIẾN SĨ KỸ THUẬT HÀ NỘI – 2017 BỘ THÔNG TIN VÀ TRUYỀN THƠNG HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG NGUYỄN TRUNG HIẾU NHĨM NHÂN CYCLIC VÀ MÃ CYCLIC TRÊN VÀNH ĐA THỨC CHUYÊN NGÀNH: KỸ THUẬT ĐIỆN TỬ MÃ SỐ: 9520203 LUẬN ÁN TIẾN SĨ KỸ THUẬT NGƯỜI HƯỚNG DẪN LUẬN ÁN: GS.TS NGUYỄN BÌNH TS NGUYỄN NGỌC MINH HÀ NỘI – 2017 i LỜI CAM ĐOAN Tơi xin cam đoan cơng trình nghiên cứu tơi, số liệu kết trình bày luận án trung thực chưa cơng bố cơng trình khác Tác giả Nguyễn Trung Hiếu ii LỜI CẢM ƠN Luận án Tiến sĩ kỹ thuật thực Học viện Cơng nghệ Bưu Viễn thơng hướng dẫn GS.TS Nguyễn Bình TS Nguyễn Ngọc Minh Nghiên cứu sinh bày tỏ lòng biết ơn sâu sắc tới GS.TS Nguyễn Bình, thầy trực tiếp hướng dẫn, giúp đỡ, cung cấp kiến thức quý báu có nhiều ý kiến gợi mở hướng nghiên cứu để nghiên cứu sinh thực thành công đề tài Nghiên cứu sinh xin chân thành cảm ơn TS Nguyễn Ngọc Minh, người lãnh đạo trực tiếp ủng hộ, giúp đỡ nghiên cứu sinh trình nghiên cứu Nghiên cứu sinh xin dành lời cảm ơn sâu sắc tới Thầy giáo, nhà khoa học Hội đồng bảo vệ Luận án cấp, buổi hội thảo luận án nhiệt tình bảo, giúp đỡ có nhiều góp ý quý báu giúp nghiên cứu sinh hồn thiện luận án Tơi xin cảm ơn Ban giám đốc Học viện Cơng nghệ Bưu Viễn thông, Khoa Quốc tế Đào tạo Sau đại học, Khoa Kỹ thuật Điện tử (nơi công tác), đồng nghiệp tạo điều kiện giúp đỡ tơi hồn thành đề tài nghiên cứu Cuối biết ơn tới gia đình, bạn bè thơng cảm, động viên giúp đỡ cho tơi có đủ nghị lực để hồn thành luận án Hà Nội, tháng 12 năm 2017 iii MỤC LỤC LỜI CAM ĐOAN I LỜI CẢM ƠN II DANH MỤC CÁC TỪ VIẾT TẮT V DANH MỤC CÁC KÝ HIỆU VII DANH MỤC CÁC BẢNG IX DANH MỤC CÁC HÌNH VẼ X MỞ ĐẦU 1 LÝ DO NGHIÊN CỨU MỤC ĐÍCH NGHIÊN CỨU ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN CỨU PHƯƠNG PHÁP VÀ CÔNG CỤ NGHIÊN CỨU Ý NGHĨA KHOA HỌC VÀ THỰC TIỄN CỦA ĐỀ TÀI CẤU TRÚC CỦA LUẬN ÁN CHƯƠNG 1: TỔNG QUAN VỀ VẤN ĐỀ NGHIÊN CỨU 1.1 GIỚI THIỆU CHUNG 1.2 VÀNH ĐA THỨC 1.2.1 Một số khái niệm 1.2.2 Chu trình lũy đẳng 10 1.3 MÃ TUYẾN TÍNH 13 1.3.1 Mã cyclic truyền thống 13 1.3.2 Một số mã tuyến tính khác 16 1.3.3 Một số tiêu chuẩn đánh giá mã tuyến tính 18 1.4 PHÂN HOẠCH VÀNH ĐA THỨC VÀ MÃ CYCLIC CỤC BỘ 19 1.4.1 Nhóm nhân cyclic 19 1.4.2 Cấp số nhân cyclic 24 1.4.3 Phân hoạch vành đa thức 24 1.4.4 Mã cyclic cục vành đa thức 31 1.5 HƯỚNG NGHIÊN CỨU CỦA LUẬN ÁN VÀ MỘT SỐ KẾT QUẢ LIÊN QUAN 34 1.6 KẾT LUẬN CHƯƠNG 37 CHƯƠNG 2: CẤP CỦA ĐA THỨC VÀ QUAN HỆ GIỮA NHÓM NHÂN CYCLIC, CẤP SỐ NHÂN CYCLIC VỚI MÃ CYCLIC TRUYỀN THỐNG 39 2.1 GIỚI THIỆU 39 iv 2.2 XÁC ĐỊNH CẤP CỦA ĐA THỨC 40 2.2.1 Đề xuất phương pháp xác định cấp tích đa thức 40 2.2.2 Đề xuất phương pháp xác định cấp nhị thức 45 2.2.3 Đề xuất thuật tốn cải tiến để tìm liệt kê cấp đa thức vành 51 2.2.4 Xác suất chọn đa thức có cấp cực đại 56 2.3 QUAN HỆ GIỮA NHÓM NHÂN CYCLIC, CẤP SỐ NHÂN CYCLIC VỚI MÃ CYCLIC TRUYỀN THỐNG 58 2.3.1 Cơ sở toán học 58 2.3.2 Sự tương đương nhóm nhân cyclic, cấp số nhân cyclic với mã cyclic truyền thống 60 2.3.3 Thuật tốn xác định nhóm nhân cyclic tương đương mã cyclic truyền thống 63 2.4 MỘT CÁCH PHÂN LOẠI MÃ TUYẾN TÍNH MỚI 69 2.5 KẾT LUẬN CHƯƠNG 73 CHƯƠNG 3: ỨNG DỤNG NHÓM NHÂN CYCLIC, CẤP SỐ NHÂN CYCLIC 75 3.1 PHƯƠNG PHÁP XÂY DỰNG MÃ CYCLIC 75 3.1.1 Phương pháp xây dựng mạch mã hóa 75 3.1.2 Phương pháp xây dựng mạch giải mã 77 3.2 ĐỀ XUẤT MỘT SỐ MÃ CYCLIC TỐT TRÊN VÀNH ĐA THỨC 79 3.2.1 Phương pháp tìm mã cyclic tốt 79 3.2.2 Mô phỏng, đánh giá số mã cyclic tốt 90 3.2.3 Đề xuất thực mã FPGA 95 3.3 ĐỀ XUẤT PHƯƠNG PHÁP TẠO KHÓA CHO MỘT SỐ HỆ MẬT 97 3.3.1 Quan hệ vành đa thức có hai lớp kề cyclic trường số 97 3.3.2 Hệ mật Omura-Massey vành đa thức có hai lớp kề cyclic 100 3.4 KẾT LUẬN CHƯƠNG 105 KẾT LUẬN 107 CÁC CƠNG TRÌNH ĐÃ CÔNG BỐ CỦA TÁC GIẢ 108 TÀI LIỆU THAM KHẢO 110 PHỤ LỤC 119 v DANH MỤC CÁC TỪ VIẾT TẮT Từ viết tắt BCH Nghĩa tiếng Anh Bose, Chaudhuri, Hocquenghem Nghĩa tiếng Việt and (Tên ba tác giả nghiên cứu mã BCH) CGP Cyclic Geometic Progressions Cấp số nhân cyclic CMG Cyclic Multiplicate Group Nhóm nhân cyclic CRC Cyclic Redundancy Check Kiểm tra dư thừa vòng ECC Error Correcting Code Mã sửa lỗi FPGA Field Programable Gate Array Mảng cổng logic khả trình MTD Majority-based Threshold Giải mã ngưỡng theo đa số Decode Mã cyclic cục LCC Local Cyclic Code OALCC Orthogonalable Local Cyclic Mã cyclic cục có khả Code trực giao OLCC Orthogonal Local Cyclic Code Mã cyclic cục tự trực giao LDPC Low-Density Parity Check Mã kiểm tra chẵn lẻ mật độ thấp Tiến hóa dài hạn LTE Long Term Evolution RSMA Repeated Square and Multiply Thuật tốn nhân bình Algorithm phương lặp STBC Space-Time Block Code Mã khối không gian-thời gian TCM Trellis Coded Modulation Điều chế mã lưới CS Check-sum Tổng kiểm tra vi OACS Orthogonalable check-sum Tổng kiểm tra có khả trực giao Tổng kiểm tra trực giao OCS Orthogonal check-sum VHDL VHSIC Hardware Discription Ngôn ngữ mô tả phần cứng Language WCDMA Wideband Code Multiple Access Division Đa truy nhập phân chia theo mã băng rộng vii DANH MỤC CÁC KÝ HIỆU Ký hiệu Nghĩa tiếng Anh Nghĩa tiếng Việt C Set of cycles Tập hợp chu trình CS Cycle Chu trình d0 Hamming distance Khoảng cách Hamming deg Degree Bậc đa thức e( x ) Idempotent Đa thức lũy đẳng e0 ( x) Swallowing Idempotent Lũy đẳng nuốt Field Trường G Group Nhóm GF ( p) Galois Field Trường Galois gcd Greatest common divisor Ước chung lớn I Ideal Ideal lcm Least common multiple Bội chung nhỏ Mod Modulo Phép chia lấy phần dư ord Order Cấp đa thức R Ring Vành W Weight Trọng số  [ x] / ( x n  1) Polynomial for Integer mod Vành đa thức Intersection Giao Union Hợp Empty set Tập hợp rỗng viii # Cardinality Lực lượng hay số phần tử ~ Similarity Tương đương  Summation Tổng Non-redundant division Phép chia hết Divisor or divides Ước Not divisor or not divides Không ước Ceiling Số nguyên nhỏ lớn |   giá trị ngoặc 139 n Với đa thức f ( x)  x  thuật tốn đề xuất thực n lưu đồ hình 6.2p Trong lưu đồ này, đa thức f ( x)  x  dạng đơn giản nên thấy phép nhân phép lấy dư theo thuật toán tổng quát thay phép dịch vòng XOR P6.2 Thiết kế mã LCC (15, 5) FPGA Muốn xây dựng mã LCC (15,5) cần phải làm hai phần việc sau: Thứ nhất, xây dựng mạch mã hóa theo phương pháp xây dựng mã LCC trình bày; Thứ hai, xây dựng mạch giải mã theo phương pháp giải mã ngưỡng Chọn đa thức sinh a  x    x  x   024  có cấp 15 (cấp cực đại vành) vành đa thức 𝑍2 /(𝑥 + 1) Tiếp đến, ta xây dựng xây dựng mạch mã hóa giải mã, sau thực thiết kế mơ mã FPGA P6.2.1 Phương pháp xây dựng mã CMG A với phần tử sinh a  x    x  x   024   x / ( x5  1) : A  a i  x   024  ,  034  , 1 ,  013 ,  014  ,   , 124  ,  012  ,   ,     023 , 123 ,   , 134  ,  234  ,    Mã cyclic xây dựng theo nhóm nhân A mã (15,5,7) Đây mã hệ thống với ma trận sinh sau: 1  0 G  1  0 1  1 0 1 0 0 1  1 1 0 1 0 0 0 1 1 0 0  1 0 0 1 1 0 0 1 0 0 1  Trong ma trận sinh G, ta thấy:  Cột thứ (10101) tương ứng với a  x    024   Cột thứ (10011) tương ứng với a  x    034 140  …  Cột thứ 15 (10000) tương ứng với a15  x     phần tử phần tử cuối nhóm nhân A 3 Trong nhóm nhân CMG A, có (1  x  x )  x  (024)  (1) Do vậy, ta thấy cột thứ i G dịch chuyển so với cột thứ  i  1 sang phải vị trí Thuật th tốn mã hóa mã cyclic dựa nhóm nhân CMG: G    x  mod( x5  1)  Ta có sơ đồ thực mã hóa hình 6.3p Trong X0, X1, X2, X3, X4 chứa bit thông tin, sau nhịp xung đồng hồ có bit đầu Kết từ bit thông tin ban mã hóa theo xung nhịp thành 15 bit để phát [6] Nhịp (3i-2) (1, 4, 7, 10, 13) X0 X1 X2 X3 X4 Nhịp i ÷ 15 RA Nhịp (3i-1) (2, 5, 8, 11, 14) Nhịp 3i (3, 6, 9, 12, 15) Hình 6.3p: Sơ đồ mã hóa mã (15,5,7) với thức sinh a  x    x  x   024  * Giải mã: Thuật toán giải mã tuân theo luật giải mã ngưỡng với cấp ngưỡng: Cấp nưỡng thứ nhất: Hệ CS với cặp Cấp ngưỡng thứ 2: Hệ CS với dấu dấu thông tin (0) + (1) thông tin (0) cặp dấu (0) + (1) (01) = (024) + (124) (0) = (01) + (1) = (034) + (134) = (12) + (012) = (013) + (3) = (23) + (023) = (014) + (4) = (34) + (034) 141 = (012) + (2) = (04) + (4) = (023) + (123) = (01) + (12) + (2) Trong mã này, số CS 6, đo khoảng cách Hamming là: 𝑑0 = 7; sửa bit lỗi Sơ đồ giải mã mã minh họa hình 6.4p a1 a2 a3 a4 a5 a6 a7 a8 a9 a10 a11 a12 a13 a14 a15 A M=4 1+x M=4 a12  a15 a9  a12 a  a9 a  a a3  a15 B Hình 6.4p: Sơ đồ giải mã cyclic (15, 5) 𝑍2 [𝑥]/(𝑥 + 1) Hoạt động: 15 nhịp đầu đưa từ mã nhận vào ô nhớ Nhịp Giải mã Nhịp Giải mã Nhịp Giải mã Nhịp Giải mã Nhịp Giải mã 16 (01) 19 (12) 22 (23) 25 (34) 28 (04) 31 (0) 34 (1) 37 (2) 40 (3) 43 (4) P6.2.2 Thiết kế mơ FPGA Mơ hình thử nghiệm thuật tốn mã hóa giải mã cyclic cục vành  x / ( x5  1) tức vành FPGA hình 6.5p Mơ hình gồm khối: 142 Coding: Khối mã hóa, thực thuật tốn mã hóa cyclic vành chuỗi thông tin đầu vào bit (dulieuvao), thành từ mã 15 bit (Bi) Channel: mô kênh truyền đơn giản từ mã vào (Bi) đánh lỗi ngẫu nhiên, từ mã khỏi kênh (Bo) có từ đến bit lỗi Nguyên lý thiết kế: Sử dụng đếm 15 bit mà đầu 15 bit có số bit từ đến vị trí xuất ngẫu nhiên Chuỗi bit cộng modul với từ mã vào (Bi) để làm lỗi từ mã từ đến bit DeCoding: Khối giải mã, thực thuật toán giải mã cyclic vành (giải mã ngưỡng) chuỗi từ mã nhận được, tạo từ mã thông tin bit dulieura Hình 6.5p: Sơ đồ mơ hình thử nghiệm dạng RTL a) Thiết kế mạch mã hóa Phương án 1: Thiết kế mạch mã hóa giống sơ đồ lý thuyết hình 6.3p Phương án 2: Thiết lập mạch mã hóa theo sơ đồ hình 6.6p Thành phần mạch bao gồm ghi lưu trữ thông tin cần mã hóa, cổng AND XOR để thực Tiếp theo trình bày theo phương án 143 d4 d3 d2 d1 d0 x15 x14 x13 x12 x11 x10 x9 x8 x7 x6 x5 x4 x3 x2 x1 g4 g3 g2 g1 g0 Nhóm nhân xyclic Hình 6.6p: Sơ đồ mã hóa thơng tin theo nhóm nhân cyclic Thơng tin phát theo nhóm bit, sử dụng mạch mã hóa (15,5), nghĩa nhóm bit thơng tin mã hóa theo 15 phần tử nhóm nhân cyclic thành 15 bit nhị phân phát Với Di = d d1d d 3d nhóm bit thơng tin, mã hóa 15 tổ hợp Gi = g0 g1 g g3 g thông qua cấu trúc mạch mã hóa hình 6.6p Hoạt động mạch mã hóa 15 nhịp đầu tiên: - Nhịp 1: Chuyển nhóm bit thơng tin D0 = d d1d d 3d vào ô nhớ dành cho D; chuyển tổ hợp G0 vào ô nhớ dành cho G Tiến hành phép toán logic AND, XOR tương ứng Kết bit X1 - Nhịp 2: Giữ nhóm bit thơng tin D0 ô nhớ dành cho D; chuyển tổ hợp G1 vào ô nhớ dành cho G Tiến hành phép logic, kết lưu vào X2 - Nhịp 3->15: Làm tương tự nhịp (giữ nguyên bit thông tin D 0), thay đổi nội dung ô nhớ G tổ hợp G2->G14 Kết lưu vào X2-> X14 Kết từ bit thông tin ban đầu d d1d d 3d , sau mã hóa thu dãy 15 bit phát với thứ tự sau: x15 x14 x13 x12 x11 x10 x9 x8 x7 x6 x5 x4 x3 x2 x1 Với cách làm trên, sau 15 nhịp ta mã hóa bit thơng tin theo 15 phần tử nhóm nhân thành dãy 15 bit phát đường truyền Trong 144 15 phần tử nhóm nhân tìm theo phương pháp thực thuật tốn nhân bình phương đa thức nghiên cứu mục P6.1 b) Thiết kế mạch giải mã Khối DeCoding hình 6.7p, gồm nhánh để thực giải mã song song bit thông tin Io(0:4) Mỗi nhánh gồm: + Mạch đệm dịch vòng trái “rol” từ mã 15 bit đầu vào b(1:15) Phần dịch vòng thiết kế theo kiểu tổ hợp, nên mạch thực dịch vòng số lần mong muốn sau chu kỳ đồng hồ (1 clk) + Mạch tính tổng kiểm tra “S”: Mạch tổ hợp để tính CS cho cấp ngưỡng CS cho cấp ngưỡng theo thuật toán giải mã phần + Mạch giải mã ngưỡng “M”: Thực giải mã ngưỡng để xác định giá trị bit thông tin tương ứng Nguyên lý mạch giải mã ngưỡng “M”: Thiết kế mạch cộng logic tổ hợp cho CS, kết m sử dụng mạch logic tổ hợp so sánh m với 4, m ≥ bit thơng tin 1, ngược lại bit thông tin Cấp ngưỡng thứ giải mã bit I_t(0:4), cấp ngưỡng thứ hai giải mã bit thông tin Io(0:4) I_t(0:4) (04) (34) (23) (12) (01) b(1:15) rol b0(1:15) S S0(1:7) M (01) Clk rol rol rol rol 12 b1(1:15) b2(1:15) b3(1:15) b4(1:15) S S S S S1(1:7) S2(1:7) S3(1:7) S0(1:7) M M M M (12) (23) (34) (04) ror I_t0(0:4) b0(1:15) I_t1(0:4) S b1(1:15) I_t2(0:4) S b2(1:15) I_t3(0:4) S b3(1:15) I_t4(0:4) S b4(1:15) S S0(1:7) M Io(0) M Io(1) M Io(2) M Io(3) M Io(4) ror S1(1:7) ror S2(1:7) ror S3(1:7) ror Hình 6.7p: Sơ đồ RTL mạch khối DeCoding S0(1:7) 145 Với thiết kế mạch giải mã tốc độ giải mã lớn nhất, gần tức thời, số tài nguyên cổng logic cần sử dụng nhiều lại ưu FPGA số lượng cổng logic tương đương lớn Ngồi ra, xây dựng chương trình cài đặt tham số để ứng với nhóm nhân cyclic có mạch giải mã tương ứng Hình 6.8p: Kết mơ mã cyclic (15, 5) với phần tử sinh (024) Toàn khối thiết kế theo mơ hình mạch mã hóa giải mã trình bày mô tả ngôn ngữ mô tả phần cứng VHDL, sau tổng hợp thực FPGA XC3S500E-4CPG132 Kết của trình tổng hợp, cấu hình mơ hình 6.8p Tài ngun logic sử dụng bảng 3.1p Bảng 3.1p: Tài nguyên logic sử dụng xây dựng mã LCC(15,5) Tiện ích Logic Số cổng logic Số tri gơ Đã sử dụng Hiệu suất 135 2% 0% 146 Số LUT đầu vào 238 2% Số cổng vào/ra (IO) 46 50% 4% Số GCLK Kết mơ hình 6.8p cho thấy mã có khả sửa tới bit lỗi, có ưu điểm việc sửa lỗi cụm Từ bảng 1p cho thấy tài nguyên logic sử dụng để xây dựng mã hóa nhỏ, hồn tồn tận dụng phần tài ngun FPGA hệ thống số để xây dựng mã cyclic hỗ trợ sửa lỗi cho trình truyền tin Ưu điểm bật phương pháp với chương trình phần mềm viết sẵn, ta thay đổi phần tử sinh tự động tổng hợp mạch mã hoá giải mã tương ứng FPGA để thực chức mạch Nghiên cứu sinh thực việc xây dựng mã cyclic vi điều khiển, kết bước đầu cho thấy việc thực mạch mã hoá giải mã mã LCC FPGA có nhiều ưu điểm tài nguyên, tốc độ P6.3 Thiết kế mã LCC (27, 9) FPGA Phần đề xuất việc xây dựng mã LCC (27, 9, 9) từ cấp số nhân cyclic lấy phân hoạch vành đa thức [ x] / ( x9  1) thành CGP cấp [6] Trước hết nghiên cứu phương pháp xây dựng mã, sau thực thiết kế mơ mã FPGA P6.3.1 Phương pháp xây dựng mã Mã LCC (27, 9) xây dựng từ cấp số nhân cyclic lấy phân hoạch vành đa thức [ x] / ( x9  1) thành CGP cấp CGP1 nhóm nhân cyclic đơn vị (là đa thức thông tin) Chọn CGP6 (trưởng lớp kề (11)) CGP29 (trưởng lớp (61)) làm dấu kiểm tra Cấu trúc từ mã LCC (27, 9) với dấu mã biểu diễn dạng thập phân: 16 32 64 128 256 11 22 44 88 176 352 193 386 261 61 122 244 488 465 419 327 143 286 Nếu biểu diển mã LCC theo trưởng lớp kề có dạng {1, 11, 61} 147 Trong đó: Lớp kề có trưởng lớp kề 11  1  x  x3  (CGP6) Lớp kề có trưởng lớp kề 61  1  x  x3  x  x5  (CGP29) Sơ đồ mã hóa cho mã LCC trình bày hình 6.9p Nhịp ÷ X0 X1 X2 X3 X4 X5 X6 X7 X8 Nhịp ÷ 27 Lớp kề Nhịp 10 ÷ 18 RA Lớp kề Nhịp 19 ÷ 27 Hình 6.9p: Sơ đồ mã hóa LCC (27, 9, 9) với ba lớp kề {(1), (11), (61)} Số nhịp dịch: Đa thức thông tin: nhịp; Lớp kề 1: nhịp; Lớp kề 2: nhịp Tổng cộng sau 27 nhịp tồn từ mã * Giải mã: Do mã OLCC nên ta xây dựng hệ OCS, giải mã cấp ngưỡng, cho dấu thông tin: (0), (1), (2),…, (7), (8) Cụ thể ta xây dựng hệ OCS cho dấu (0)  1, sau dịch vịng lớp kề từ mã nhịp ta có OCS dấu (1), tìm tất dấu cịn lại (0) = (1) + (3) + (013) = (2) + (8) + (028) = (4) + (235) + (02345) = (5) + (178) + (01578) = (6) + (7) + (067) = (346) + (01268) + (12348) = (457) + (568) + (04678) = (13456) + (24567) + (01237) 148 Trong mã này, khoảng cách Hamming d0 = 9, sửa bit lỗi Sơ đồ giải mã LCC (27, 9, 9) với ba lớp kề {(1), (11), (61)} hình 6.10p (0) (1) (2) (3) (4) (5) (6) (7) (8) (013) (124) (235) (346) M=5 (457) (568) (067) (178) (028) Hình 6.10p: Sơ đồ khối giải mã LCC (27, 9, 9) với ba lớp kề {(1), (11), (61)} Hoạt động: 27 nhịp đầu đưa từ mã nhận vào ô nhớ Nhịp Giải mã Nhịp Giải mã Nhịp Giải mã 28 (0) 31 (3) 34 (6) 29 (1) 32 (4) 35 (7) 30 (2) 33 (5) 36 (8) 149 P6.3.2 Thiết kế mơ FPGA Mơ hình thử nghiệm thuật tốn mã hóa giải mã cyclic cục vành Z2[x]/x9+1 FPGA hình 6.11p Hình 6.11p: Sơ đồ mơ hình thử nghiệm dạng RTL Mơ hình gồm khối: - Coding: Khối mã hóa, thực thuật tốn mã hóa cyclic vành Z9 chuỗi thông tin vào bit Ii, thành từ mã 27 bit Bi - Channel: mô kênh truyền đơn giản từ mã vào Bi đánh lỗi ngẫu nhiên, từ mã khỏi kênh Bo có từ đến bit lỗi Nguyên lý thiết kế: Sử dụng đếm 27 bit mà đầu 27 bit có số bit từ đến vị trí xuất ngẫu nhiên Chuỗi bit cộng modul với từ mã vào Bi để làm lỗi từ mã từ đến bit - DeCoding: Khối giải mã, thực thuật toán giải mã cyclic vành Z9 (giải mã ngưỡng) chuỗi từ mà Bi nhận tạo từ mã thông tin bit Io a) Thiết kế mạch mã hóa Sơ đồ thiết kế mạch mã hóa hình 6.12p Thành phần mạch bao gồm ghi lưu trữ thơng tin cần mã hóa, cổng AND XOR để thực 150 I8 I7 I6 I5 I4 I3 I2 I1 I0 It27 It19 It18 It10 It9 It1 g4 g3 g2 g1 g0 g3 g2 g1 g0 Nhóm nhân thuộc lớp kề xyclic Hình 6.12p: Sơ đồ mã hóa thơng tin theo nhóm nhân thuộc lớp kề cyclic Thơng tin phát theo nhóm bit, sử dụng mạch mã hóa LCC (27, 9, 9) với ba lớp kề {(1), (11), (61)}, có nghĩa nhóm bit thơng tin mã hóa theo 27 phần tử nhóm nhân thuộc lớp kề cyclic thành 27 bit nhị phân phát Với Ii = I I1I I I I I I I8 nhóm bit thơng tin, mã hóa 27 tổ hợp Gi = g g1 g g3 g g5 g g g8 thơng qua cấu trúc mạch mã hóa hình 6.12p Hoạt động mạch mã hóa sau: 27 nhịp đầu tiên: - Nhịp 1->9: bit thông tin I0 = I I1I I I I I I I8 vào ô nhớ dành cho I; chuyển tổ hợp G1-> G9 (theo nhịp) vào ô nhớ dành cho G (với G1÷G9 phần tử thuộc nhóm nhân cyclic đơn vị CGP1) Tại nhịp đồng hồ tiến hành phép toán logic AND, XOR tương ứng Kết sau nhịp bit It1It2It3It4It5It6It7It8It9 - Nhịp 10->18: Lưu bit thông tin I0 = I I1I I I I I I I8 vào ô nhớ dành cho I; chuyển tổ hợp G10-> G18 (theo nhịp) vào ô nhớ dành cho G (với G9÷G18 phần tử thuộc CGP6) Tại nhịp đồng hồ tiến hành phép toán logic AND, XOR Kết sau nhịp bit It10It11It12It13It14It15It16It17It18 - Nhịp 19->27: Lưu bit thông tin I0 = I I1I I I I I I I8 vào ô nhớ dành cho I; chuyển tổ hợp G19-> G27 (theo nhịp) vào ô nhớ dành cho G (với 151 G19÷G27 phần tử thuộc CGP29) Tại nhịp đồng hồ tiến hành phép toán logic AND, XOR Kết sau nhịp bit It19It20It21It22It23It24It25It26It27 Kết từ bit thông tin ban đầu I I1I I I I I I I8 , sau mã hóa thu dãy 27 bit phát với thứ tự sau: It27 It19 It18 It10 It9 It1 Với cách làm trên, sau 27 nhịp ta mã hóa bit thơng tin theo 27 phần tử (thuộc nhóm nhân thuộc lớp kề cyclic) thành dãy 27 bit phát đường truyền b) Thiết kế mạch giải mã Khối DeCoding hình 6.13p, gồm nhánh để thực giải mã song song bit thông tin Io(0:8) Mỗi nhánh gồm: + Mạch đệm dịch vòng trái “rol” từ mã 27 bit đầu vào b(1:27) Phần dịch vòng thiết kế theo kiểu tổ hợp, nên mạch thực dịch vòng số lần mong muốn sau chu kỳ đồng hồ (1 clk) + Mạch tính tổng kiểm tra “S”: Mạch tổ hợp để tính CS theo thuật tốn giải mã phần + Mạch giải mã ngưỡng “M”: Thực giải mã ngưỡng để xác định giá trị bit thông tin tương ứng Nguyên lý mạch giải mã ngưỡng “M”: Thiết kế mạch cộng logic tổ hợp cho tổng kiểm tra mạch logic tổ hợp so sánh cho m, sử dụng CS, m ≥ bit thơng tin 1, ngược lại bit thông tin Kết giải mã cho bit thông tin Io(0:8) Với thiết kế mạch giải mã tốc độ giải mã lớn nhất, gần tức thời, số tài nguyên cổng logic cần sử dụng nhiều lại ưu FPGA số lượng cổng logic tương đương lớn Tồn khối thiết kế theo mơ hình mạch mã hóa giải mã trình bày mô tả 152 ngôn ngữ mô tả phần cứng VHDL Kết tổng hợp, cấu hình mơ sử dụng FPGA XC3S500E-4CPG132 bảng 3.2p hình 3.14p b(1:27) rol b0(1:27) S S0(1:8) M Io(0) M Io(1) M Io(2) M Io(3) M Io(4) M Io(5) M Io(6) M Io(7) M Io(8) Clk rol rol rol rol rol rol rol rol b1(1:27) b2(1:27) b3(1:27) b4(1:27) b5(1:27) b6(1:27) b7(1:27) b8(1:27) S S S S S S S S S1(1:8) S2(1:8) S3(1:8) S4(1:8) S5(1:8) S6(1:8) S7(1:8) S8(1:8) Hình 6.13p: Sơ đồ RTL mạch khối DeCoding Bảng 3.2p: Tài nguyên logic sử dụng xây dựng mã LCC(27, 9, 9) Tiện ích Logic Đã sử dụng Hiệu suất Số cổng logic 327 7% Số tri gơ 240 2% Số LUT đầu vào 631 6% Số cổng vào/ra (IO) 19 20% 4% Số GCLK Từ kết bảng 3.2p, thấy tài nguyên logic sử dụng để xây dựng mã tương đối nhỏ, so sánh với kết bảng 3.1p nhận xét 153 tài nguyên phần cứng sử dụng cho mã LCC (29,9,9) lớn mã LCC (15,5,7) khoảng hai lần, điểm đặc biệt số trigơ sử dụng tăng gấp nhiều lần trình mơ mã LCC(15,5,7) xây dựng từ CMG phần sinh, mã LCC(27,9,9) xây dựng từ lớp kề cyclic Hình 6.14p: Kết mô mã LCC (27,9,9) với ba lớp kề {(1), (11), (61)} Kết mơ hình 6.14p cho thấy mã có khả sửa tới bit lỗi, có ưu điểm việc sửa lỗi cụm Như vậy, phần nghiên cứu sinh trình bày kết nghiên cứu thực xây dựng cứng hóa số mã hóa giải mã cylic, cyclic cục cấu kiện phần cứng FPGA với hướng tiếp cận xây dựng mã vành đa thức cho kết tương đối khả quan Nhóm tác giả Gaurav Chawla and Vishal Chaudhary công bố kết thực mã hóa giải mã FPGA mã cyclic theo phương pháp truyền thống [48], nhiên chưa đề cập đến việc thực xây dựng mã theo quan điểm vành đa thức, hay mã LCC