Thông tin tài liệu
TRƯỜNG ĐẠI HỌC CÔNG NGHỆ ĐẠI HỌC QUỐC GIA HÀ NỘI BÁO CÁO THỰC HÀNH MÔN THỰC TẬP ĐIỆN TỬ SỐ - ELT3103-02 Bài 2: CỔNG LOGIC (2) ĐỊNH NGHĨA - ĐẶC TRƯNG Sinh viên thực hiện: Nguyễn Duy Hùng Mã số sinh viên: 21020436 Giáo viên phụ trách: TS Phạm Đình Tuân CN Lưu Bách Hưng h BÁO CÁO THỰC NGHIỆM I.Các đặc trưng cổng logic - TTL Cấp nguồn+5V cho mảng sơ đồ D2-1 Đo mức ngưỡng hoạt động lối vào cổng logic TTL 2.1 Bảng D2-1: Vaul Vall IC1/a 1,108 IC2/a 1,077 IC3/a 0,637 1,208 1,156 1,277 2.2 Chọn khoảng vào cho mức logic: + Khoảng mức logic thấp (0) : – 0,6(V) + Khoảng mức logic cao (1) : 1,2 – 5(V) 2.3 Với IC3, khoảng thể mức chuyển trạng thái khoảng 0,6V Với IC1, IC2, khoảng mức chuyển trạng thái vào khoảng 0,1V Khả chống nhiễu IC3 tốt mức chuyển trạng thái IC3 cao khoảng lần so với IC1, IC2 Mức chuyển trạng thái cao giúp IC3 phân định rõ ràng điện áp hai mức logic cao thấp, tăng khả chống nhiễu Đo dòng vào cổng logic TTL h Bảng D.2-2: Ii (mA) R1i = +5V/ I lul(k Ω¿ R10i = R1ul/10(k Ω¿ IC1/a 0,25 20 IC2/a 0,35 14,28 1,428 IC3/a 0,27 18,52 1,852 Đo mức lối cổng logic TTL 4.2 Bảng D2.3: LS7 LS8 AB 00 01 10 11 00 01 10 11 VC(V) (IC1) 4,29 4,2 4,3 0,002 VC(V) (IC2) 0,001 4,01 4,02 0,0015 h LS7 A Vc(V) (IC3) 0 4,25 1 0,0015 4.4 Bảng D.2-4: A B 0 Vc(V) R=∞ 4,29 4,2 R=R2=5K1 4,58 4,6 R=R3=1K 4,48 4,48 R=R4=510 4,58 4,58 4,3 4,59 4,5 4,58 1 0,002 0,0023 0,003 0,0042 Khi có trở tải R mức lối tăng lên, giới hạn dòng tải tăng lên 4.5 Ngắt J1, nối J2 để nối trở R1-R4 xuống đất: A Vc(V) B R=∞ R=R2=5K R=R3=1K R=R4=510 0 4,29 3,07 2,94 2,83 4,2 3,07 2,94 2,83 4,3 3,07 2,94 2,83 1 0,002 0,0018 0,0017 0,0015 Trong trường hợp trở tải nối đất, khả tải dòng lối phụ thuộc nhiều vào giá trị trở tải Trở tải nhỏ, khả tải dòng lối thấp ngược lại Khả tải điện dung cổng logic TTL h 5.4/ Dạng tín hiệu thu lối IC4/b (Tín hiệu màu vàng): 5.5 Dạng tín hiệu thu lối IC4/b (Tín hiệu màu vàng), với điện dung lớn nhất: 5.6 Tăng tần số máy phát thiết bị cho đên lối IC4/b xung: h Giá trị tần số tới hạn 20kHz 5.7 Lặp lại bước với trở tải khác tụ có điện dung khác: Giá trị tần số giới hạn 93kHz 5.8 Nhận xét: Về khả tải điện dung cổng logic: Khi giá trị tụ điện lớn, khoảng chuyển tiếp (mức cao-thấp) kênh B C rộng, độ rộng xung cao kênh C lớn Khi đến tần số định, độ rộng xung cao h kênh C tăng thêm vừa độ rộng xung thấp làm dạng xung Điện dung lớn độ rộng xung cao tăng lên lớn, nhiễu lối lớn Đặc trưng truyền cổng logic TTL ViD 1.25 VoD 3.4 2.5 1.75 2.5 2.73 3,5 0.181 0.184 0.182 0.181 0.181 0.097 3.75 4.25 0 Đặc trưng truyền cổng logic TTL 3.5 2.5 1.5 0.5 0 Các đặc trưng Cổng CMOS 2.1 Bảng D2-6 IC1/a VDD = +5V Vaul Val 2,3 2,45 VDD = +12V 6,02 6,05 2.2 Khoảng vào cho mức logic cao ≥ 6V khoảng vào cho mức logic thấp ≤ 2,3 V để cổng logic hai trạng thái làm việc ổn định 2.3 So sánh khoảng làm việc lối vào cổng CMOS với TTL: Khoảng làm việc lối vào CMOS (0V – 12V) cao so với TTL (0V – 5V) h Đo mức lối cổng logic CMOS: 3.1 Bảng D2-7 IC1/a VDD = +5V VDD = +12V Vc~(1) 3.1 7.67 Vc~(0) 0.188 0.1 3.2 So sánh khoảng làm việc lối cổng CMOS với TTL: Thế làm việc lối CMOS lớn làm việc lối TTL Công suất tiêu tán cổng logic CMOS 4.1 h 4.5 Dạng xung lối IC1/a 4.6 Dạng xung lối IC1/a lối C IC1/a với L (tụ C3 = 4.7nF) h 4.6 + 4.7 + 4.8 Bảng D2-7: +VDD 5V 12V Kiểu làm việc 1kHz 5kHz 10kHz C3 = 0(không nối C-L) 0,99mA 0,99mA 1mA C3 = 4.7nFkhông nối CL) C3 = 0(không nối C-L) 1,02mA 1,09mA 1,17mA 4,55mA 4,5mA 4,45mA C3 = 4.7nFkhông nối CL) 4,57mA 4,8mA 5mA Đặc trưng truyền cổng VDD = +5V VDD = +12V VI VO VI VO 0V 4.6V 0V 12V 2.34V 4.5V 2V 11.98V 2.44V 3.5V 5V 11.96V 2.442V 2V 6V 6.7V 2.469V 1V 7V 0.23V 2.47V 0.5V 9V 0.15V 4.6V 0.007V 12V 0.1V h 14 Đặc trưng truyền vi mạch CMOS 12 Vdd = +5V Vdd = +12V 10 0 10 12 14 Đặc trưng trễ cổng Logic Đặc trưng trễ cổng logic TTL - Theo hình ta thấy sóng (sóng xanh) trễ sóng vào (sóng vàng) bé tính ns cổng TTL Độ trễ là: tđ (6) = 150 (ns) Thời gian trễ cho cổng logic TTL tđ (6) / = 25 (ns) Nhận xét: Độ trễ cổng TTL nhỏ, giá trị tính khoảng ns 2, Đặc trưng trễ cổng CMOS Vdd tđ (6) tđ (1) +5V 100ns 16,67ns +12V 20ns 3,33ns Nhận xét: Độ trễ cổng CMOS nhỏ, nhỏ độ trễ cổng TTL, giá trị tính khoảng ns Thế ni lớn độ trễ nhỏ Vi mạch logic trạng thái Cấu trúc cổng trạng thái h Bảng D2-10: DS1 LS7 LS8 Lối C A B 1 0 1 0 1 0 1 X X Giải thích nguyên tắc hoạt động: - Khi chân Enable mức 1, T1 mở, tất dòng chuyển xuống đất, khơng có dịng lối C Lối C mức - Khi chân Enable mức 0, T1 đóng: Xét trường hợp A B mức 1: D1, D2 cấm, T2 mở, T5 mở; C nối đất Lối C mức Trường hợp A B mức A B mức 0: D1 D2 D1 D2 đẫn, dòng từ nguồn Vcc qua D1 D2 xuống đất, T2, T5 đóng; T3, T4 mở, lối C nối với nguồn Vcc, mức Vi mạch cổng trạng thái Bảng D2-11: LS8 LS9 Lối C E A 1 0 X Bộ chuyển số liệu chiều trạng thái 4.1 Công tắc nối từ chân A1 đến A8 Bảng D2-12: h A1=1 E=1 B1=0 E=0 B1=1 4.2 Bảng D2-13: B1=1 E=1 A1=0 E=0 A1=1 A2=0 B2=0 B2=0 A3=1 B3=0 B3=1 A4=0 B4=0 B4=0 A5=1 B5=0 B5=1 A6=0 B6=0 B6=0 A7=1 B7=0 B7=1 A8=0 B8=0 B8=0 B2=0 A2=0 A2=0 B3=1 A3=0 A3=1 B4=0 A4=0 A4=0 B5=1 A5=0 A5=1 B6=0 A6=0 A6=0 B7=1 A7=0 A7=1 B8=0 A8=0 A8=0 h
Ngày đăng: 04/04/2023, 09:31
Xem thêm:
