Hcmute thiết kế mạch công suất thấp

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH CƠNG TRÌNH NGHIÊN CỨU KHOA HỌC SINH VIÊN THIẾT KẾ MẠCH CÔNG SUẤT THẤP MÃ SỐ:SV2018 – 61 SKC 0 Tp Hồ Chí Minh, tháng 06/2018 Luan van BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐH SƯ PHẠM KỸ THUẬT TPHCM BÁO CÁO TỔNG KẾT ĐỀ TÀI NGHIÊN CỨU KHOA HỌC CỦA SINH VIÊN THIẾT KẾ MẠCH CƠNG SUẤT THẤP SV2018 – 61 Thuộc nhóm ngành khoa học: Kỹ thuật TP Hồ Chí Minh, 6/2018 Luan van BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐH SƯ PHẠM KỸ THUẬT TPHCM BÁO CÁO TỔNG KẾT ĐỀ TÀI NGHIÊN CỨU KHOA HỌC CỦA SINH VIÊN THIẾT KẾ MẠCH CÔNG SUẤT THẤP SV2018 – 61 Thuộc nhóm ngành khoa học: Kỹ thuật SV thực hiện: Dương Quốc Huy Nam, Nữ: Dân tộc: Kinh Lớp, khoa: 13141VT2A, Điện - Điện tử Năm thứ: Ngành học: Công nghệ Kỹ thuật Điện tử Viễn thông Người hướng dẫn: TS Võ Minh Huân TP Hồ Chí Minh, 6/2018 Luan van Nam /Số năm đào tạo: TÓM TẮT Ngày nhu cầu giao dịch tài tăng cao, máy rút tiền tự động lựa chọn hàng đầu nhiều người có nhu cầu giao dịch mà khơng phải đến chi nhánh ngân hàng, nhằm tiết kiệm thời gian công sức Máy rút tiền tự động thiết bị viễn thông cung cấp cho khách hàng quản lý tài rút tiền mặt, tốn tiền mặt qua thẻ tín dụng, kiểm tra số dư tài khoản Một vấn đề liên quan đến máy ATM kiểm soát thời gian hệ thống Nếu người chèn thẻ ATM vào máy mà khơng thực hành động giao dịch gây chờ đợi cho người đứng xếp hàng phía sau Ở đây, cần có giải pháp có tác dụng cảnh báo người dùng thực giao dịch Mặt khác máy ATM bị treo, cần có phận thiết lập lại hệ thống quay trạng thái hoạt động bình thường đảm bảo hoạt động liên tục, đáp ứng nhu cầu công cộng cho nhiều người Những vấn đề giải nhờ vào Watchdog Timer Watchdog Timer (Bộ định thời giám sát) phận phần cứng thiếu hệ thống nhúng Cùng với phát triển nhanh chóng cơng nghệ FPGA làm cho vai trị Watchdog Timer trở nên phổ biến quan trọng Các hệ thống nhúng ngày diện nhiều thiết bị lĩnh vực cơng nghiệp mà cịn phổ biến đời sống Nắm xu phát triển công nghệ nhu cầu thực tế đời sống, tiến hành tìm hiểu đặc điểm, chức Watchdog Timer hệ thống nhúng nói chung ứng dụng cho máy rút tiền tự động nói riêng Từ tiến hành thiết kế mơ hình mơ hoạt động máy rút tiền tự động, làm rõ chức Watchdog Timer thiết bị Quá trình thiết kế thực ngơn ngữ mơ tả phần cứng VHDL, phần mềm Xilinx ISE Design Suite, Điểm đề tài muốn hướng đến việc thiết kế IC phần cứng chuyên dụng, có chức định thời giám sát hệ thống máy rút tiền tự động giảm công suất hoạt động khối trạng thái iii Luan van MỤC LỤC DANH MỤC HÌNH vi DANH MỤC BẢNG viii CÁC TỪ VIẾT TẮT ix CHƯƠNG GIỚI THIỆU TỔNG QUAN 1.1 TÌNH HÌNH NGHIÊN CỨU VÀ LÝ DO CHỌN ĐỀ TÀI 1.2 NHIỆM VỤ CỦA ĐỀ TÀI 1.3 CẤU TRÚC CỦA ĐỀ TÀI CHƯƠNG CƠ SỞ LÝ THUYẾT LIÊN QUAN 2.1 WATCHDOG TIMER 2.1.1 Giới thiệu Watchdog Timer 2.1.2 Watchdog Timer ứng dụng máy rút tiền tự động 2.2 NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL 2.2.1 Giới thiệu 2.2.2 Cấu trúc chương trình mơ tả phần cứng VHDL 10 2.2.3 Đối tượng liệu, kiểu liệu 14 2.2.4 Toán tử 17 2.2.5 Phát biểu 18 2.2.6 Phát biểu đồng thời 20 2.3 QUY TRÌNH THIẾT KẾ FPGA BẰNG PHẦN MỀM XILINX ISE 22 2.3.1 Mô tả thiết kế 23 2.3.2 Tổng hợp thiết kế 24 2.3.3 Hiện thực hóa thiết kế 26 2.4.4 Cấu hình FPGA 29 2.4.5 Kiểm tra thiết kế FPGA 29 CHƯƠNG PHÂN TÍCH - THIẾT KẾ HỆ THỐNG 32 3.1 YÊU CẦU THIẾT KẾ 32 3.2 SƠ ĐỒ KHỐI CỦA HỆ THỐNG 33 3.3 MƠ HÌNH TRẠNG THÁI MÁY VÀ NGUN LÝ HOẠT ĐỘNG 35 iv Luan van 3.4 VIẾT CHƯƠNG TRÌNH MƠ TẢ HỆ THỐNG 37 3.4.1 Khối mơ hình trạng thái máy 37 3.4.2 Khối chia xung 38 3.4.3 Khối đếm 39 3.4.4 Khối tạo tín hiệu nội 40 3.4.5 Khối tạo tín hiệu Reset Alarm 42 3.4.6 Khối tạo tín hiệu điều khiển ngõ 42 3.5 KIỂM TRA DẠNG SÓNG TRÊN TESTBENCH 43 3.6 CÁC KẾT QUẢ TỔNG HỢP 45 CHƯƠNG CÔNG SUẤT MÁY TRẠNG THÁI 46 4.1 MÁY TRẠNG THÁI 46 4.2 KẾT QUẢ MÔ PHỎNG 50 CHƯƠNG KẾT LUẬN & HƯỚNG PHÁT TRIỂN 54 5.1 KẾT LUẬN 54 5.2 HƯỚNG PHÁT TRIỂN CHO ĐỀ TÀI 55 PHỤ LỤC A MÃ CHƯƠNG TRÌNH 56 PHỤ LỤC B KẾT QUẢ TỔNG HỢP 81 TÀI LIỆU THAM KHẢO 83 v Luan van DANH MỤC HÌNH Hình 2.1: Ngun lý làm việc Watchdog Timer hệ thống nhúng Hình 2.2: Cấu trúc chương trình VHDL 10 Hình 2.3: Các chế độ tín hiệu 12 Hình 2.3: Quy trình thiết kế FPGA 23 Hình 2.4: Các dạng mơ tả thiết kế FPGA 23 Hình 2.5: Quá trình tổng hợp thiết kế FPGA Xilinx ISE 24 Hình 2.6: Quá trình thực hóa thiết kế FPGA 26 Hình 2.7: Quá trình Translate 27 Hình 2.8: Kiểm tra thiết kế FPGA 29 Hình 3.1: Sơ đồ khối hệ thống ATM 33 Hình 3.2: Mơ hình trạng thái máy chi tiết 35 Hình 3.3: Khối trạng thái máy 38 Hình 3.4: Khối chia xung 38 Hình 3.5: Lưu đồ giải thuật khối chia xung 39 Hình 3.6: Khối đếm thời gian 40 Hình 3.7: Lưu đồ giải thuật khối đếm thời gian 40 Hình 3.8: Khối tạo tín hiệu nội 41 Hình 3.9: Lưu đồ giải thuật khối tạo tín hiệu nội 41 Hình 3.10: Khối tạo tín hiệu cảnh báo Reset 42 Hình 3.11: Khối tạo tín hiệu điều khiển ngõ 43 Hình 3.12: Lưu đồ giải thuật khối tạo tín hiệu điều khiển ngõ 43 vi Luan van Hình 3.13: Dạng sóng mơ trường hợp 44 Hình 3.14: Dạng sóng mơ trường hợp 44 Hình 3.15: Dạng sóng mơ trường hợp 45 Hình 4.1: Sơ đồ khối máy trạng thái máy ATM 46 Hình 4.2: Khối máy trạng thái mơ hình moore 47 Hình 4.3: Trạng thái IDLE có sử dụng PG 47 Hình 4.4: Sơ đồ cổng isolation cell 48 Hình 4.5 Dạng sóng ngõ vào máy trạng thái mơ hình moore 49 Hình 4.6: Các khối trạng thái khơng sử dụng PG 51 Hình 4.7 Các trạng thái có sử dụng PG 52 vii Luan van DANH MỤC BẢNG Bảng 2.1 Các nhóm tốn tử 17 Bảng 4.1 LUT khối giải mã 3:5 48 Bảng 4.2 so sánh công suất mạch không sử dụng PG mạch sử dụng PG 52 viii Luan van CÁC TỪ VIẾT TẮT ASIC : Application-Specific Integrated Circuit ATM : Automatic Teller Machine CPLD : Complex Programmable Logic Device FPGA : Field-Programmable Gate Array GPIO : General-Purpose Input/Output HDL : Hardware Description Language I2C : Inter-Integrated Circuit IEEE : Institute of Electrical and Electronics Engineers IC : Integrated Circuit ISIM : ISE Simulator IPCore : Intellectual Property Core LUT : Look Up Table PLD : Programmable Logic Device PG : Power Gating RAM : Random Access Memory SIMPRIM : Simulation Primitves SoC : System on Chip SPI : Serial Peripheral Interface VHDL : Very high speed integrated circuit HDL ix Luan van - Khối đếm library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity WATCHDOG_TIMER is Port ( RST : in STD_LOGIC; card : in STD_LOGIC; OPTIONreg, PWRDreg: in std_logic; clk : in STD_LOGIC; kich1,kich2: in STD_LOGIC; kich_lock : in STD_LOGIC; to1,to2,to_lock: out std_logic ); end WATCHDOG_TIMER; architecture Behavioral of WATCHDOG_TIMER is SIGNAL dem_lock: std_logic_vector(4 downto 0):="00000"; SIGNAL dem1,dem2: std_logic_vector(4 downto 0):="00000"; SIGNAL TAM_TO1: STD_LOGIC:='0'; begin process(RST,clk,kich_lock,card) begin - SIGNAL TO_LOCK -if rising_edge(clk) then if (RST='1') then dem_lock