BÁO cáo môn đồ án THIẾT kế hệ THỐNG số đề tài THỰC HIỆN THIẾT kế CPU của VI xử lý 8 BIT sử DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA

BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG KHOA KỸ THUẬT ĐIỆN – ĐIỆN TỬ I *** BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Giảng viên hướng dẫn : Nguyễn Văn Thành Nhóm tín : 02 Nhóm tập lớn : 03 Sinh viên thực : Hoàng Đăng Phương - B18DCDT188 Trần Đăng Hải - B18DCDT164 Nguyễn Văn Tiến - B18DCDT212 Nguyễn Du - B18DCDT028 BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Nguyễn Khắc Đông - B18DCDT052 Lê Việt Bắc - B18DCDT020 BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA MỤC LỤC BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA LỜI MỞ ĐẦU Trong thời đại công nghệ thơng tin phát triển chóng mặt, với ứng dụng thực tế đem lại hiệu lợi ích cho người người công nghệ thông tin dần thay sức lao động đồng thời nâng cao hiệu hoạt đông lĩnh vực sống Nhắc đến Cơng nghệ FPGA có lẽ khơng cịn xa lạ chúng ta, lẽ ứng dụng tràn ngập khắp ngóc ngách sống, kể lĩnh vực người khó khơng thể tiếp xúc lĩnh vực nghiên cứu, chế tạo chíp… Nghiên cứu chế tạo chíp việc làm cần thiết giai đoạn cơng nghiệp hóa Để chế tạo loại chíp có tác dụng mong muốn, đòi hỏi người phát triển, có nhiều ứng dụng đời sống, nghiên cứu khoa học Và thành phần quan trọng chíp CPU CPU viết tắt chữ Central Processing Unit : đơn vị xử lí trung tâm CPU xem não bộ, phần tử cốt lõi chíp Nhiệm vụ CPU xử lý chương trình vi tính kiện Vì nhóm chúng em chọn đề tài “Thực thiết kế CPU vi xử lý bit sử dụng ngôn ngữ VHDL Verilog FPGA” BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA I TỔNG QUAN VỀ FPGA 1.1 Cấu trúc chung FPGA Trong tồn phát triển công nghệ từ PAL lên GAL CPLD, có xu hướng phát triển khác dựa cơng nghệ mảng cổng, mảng cổng lập trình dạng trường, FPGA (Field-Programmable Gate Array) Từ 1980, công ty sản xuất PLD hàng đầu đẩy mạnh trình nghiên cứu FPGA nhanh chóng cho hệ FPGA với số lượng cổng tốc độ ngày cao.các FPGA có số lượng cổng đủ lớn để thay hệ thống bao gồm lõi CPU, Bộ điều khiển nhớ (Memory Controller), ngoại vi SPI,Timer, I2C, GPIO, PWM, Video/Audio Controller… (nghĩa tương đương với SoC đại) Configur a ble Logic I/O Bloc k Programm a ble I/O Hình 1.1: Sơ đồ khối FPGA BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Hình 1.2: Vị trí chân tín hiệu (pin) CLB FPGA gồm có (hình 1.1): ● CLBs (configurable Logic Blocks): khối logic cấu hình được, thành phần tiêu chuẩn Trong hầu hết FPGA, CLB chứa số mảnh, mà mảnh lại chứa số (thường 4) ô logic (logic cell) với số thành phần nhớ (Flip-Flop) dồn kênh (Mux) khơng dùng FF Mỗi logic cấu hình để thực chức logic (như AND, OR, NOT) tín hiệu số nhờ sử dụng bảng LUT (look-up Table) Các CLB liên kết với qua mạng liên kết lập trình (Programmable Interconnect hay routing) ● Interconnect hay Routing: mạng liên kết hay định tuyến, ma trận chuyển mạch lập trình - PSM (Programmable Switch Matrix) để hình thành đơn vị thực chức phức tạp ● IOBs (Input/Output Blocks): khối vào/ra nằm bao xung quanh miếng FPGA nối với chân tín hiệu vào/ra (I/O pin) Như chân I/O FPGA lập trình để đảm bảo giao tiếp điện cần thiết cho kết nối FPGA với hệ thống mà thành phần (hình 1.3) ● Block RAM: khối RAM, băng nhớ bên FPGA BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Các FPGA khác có số lượng logic, kích cỡ số lượng block RAM, MAC khác Các FPGA sử dụng hệ thống lai (hybrid system) thường có khoảng 100K-200K logic, 500KB RAM bên 100 MACs Hệ thống lai sử dụng FPGA với 1000 khối I/O tương ứng với 1000 I/O pin để đảm bảo giao tiếp với hệ thống chủ, với nhớ cục nối trực với FPGA Các FPGA thường lập trình sau hàn gắn bảng mạch in, tương tự CPLD lớn Nhưng liệu cấu hình FPGA bị ngừng cấp nguồn (mất điện) giống RAM máy tính Do đó, muỗi lần ngắt nguồn bật lại ta phải nạp lại tệp cấu hình vào FPGA Muốn lưu giữ lại cấu hình lập trình cho FPGA ta phải mắc thêm PROM hay EPROM ngồi Bộ nhớ ngồi có nhiệm vụ lưu tệp cấu hình dạng nhị phân (bitstream hay bit file) tự động nạp liệu cấu hình lại cho FPGA bật nguồn, dù có ngắt nguồn FPGA “không bị mất” liệu Các phiên EEPROM có thể lập trình hệ thống (hay mạch), thường thông qua giao tiếp JTAG Tệp cấu hình chứa thiết lập cho CLB, PSM, MAC, I/O thành phần cấu hình khác FPGA Các FPGA sử dụng hệ thống máy tính lai lập trình lại vơ số lần Thời gian tải cấu hình thường chưa đến giây Một số FPGA có khả hoạt động chuyển đến cấu hình nạp trước vào thiết bị Một số FPGA cho phép cầu hình lại phần thiết bị Do FPGA có số lượng lớn khối logic nên có nhiều tài nguyên để thực nhiều chức toán học chuyên dụng phức tạp.Vì FPGA phù hợp cho thiết kế phức tạp so với CPLD Nhìn chung CPLD lựa chọn tốt cho ứng dụng tổ hợp, FPGA phù hợp cho máy trạng thái lớn (như vi xử lý) FPGA có phần tử logic chạy theo dạng song song Còn vi điều khiển dựa cấu trúc CPU thực thi theo mã lệnh theo dạng FPGA dùng ngơn ngữ lập trình phần cứng (Verilog, VHDL) lập trình FPGA gọi lập trình phần cứng Lập trình vi điều khiển lập trình phần mềm phần cứng có sẵn 1.2 Định tuyến FPGA Định tuyến FPGA bao gồm khối chuyển mạch (SB) dây nối Định tuyến đảm bảo kết nối khối I/O khối logic khối logic với Kiểu kiến trúc định tuyến định vùng định tuyến mật độ khối logic Khối chuyển mạch nằm giao kênh định tuyến dọc (vertical routing channel) ngang (horizontal routing channel) Hình 1.7: Kết nối BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA khối chuyển mạch BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Nói chung, định tuyến FPGA khơng có phân đoạn Nghĩa là, đoạn dây nối trải rộng khối logic trước kết thúc khối (hay hộp) chuyển mạch, mà khối chuyển mạch có số chuyển mạch lập trình Kiến trúc định tuyến Xilinx FPGA Các nghiên cứu hàn lâm sử dụng mơ hình kiến trúc chung đơn giản Xilinx FPGA cho hình 1.8 Kiến trúc chung Xilinx FPGA gồm có mảng hai chiều khối logic lập trình CLB (configurable Logic Block), với kênh định tuyến ngang dọc hàng cột CLB Mỗi CLB có đầu vào đầu ra, tất khối logic giống Hình 1.8: Kiến trúc đơn giản Xilinx FPGA Các tài nguyên định tuyến Xilinx FPGA gồm: Các khối kết nối (Connection Block): khối kết nối C nối dây dẫn kênh định tuyến với chân tín hiệu CLB Có hai đặc tính ảnh hướng đến khả định tuyến thiết kế: tính linh hoạt, Fc, số dây dẫn mà tín hiệu CLB kết nối; cấu hình, mẫu chuyển mạch tạo lập kết nối (đặc biệt giá trị Fc thấp) BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Các khối chuyển mạch (Switch Block): khối chuyển mạch S cho phép dây dẫn chuyển mạch dây dọc ngang Tính linh hoạt, Fs, xác định số lượng đoạn dây nối mà đoạn dây nối vào khối S kết nối Cấu hình khối chuyển mạch S quan trọng chọn hai cấu hình khác có khả định tuyến khác với giá trị tính linh hoạt Fs Hình 1.10: Định tuyến qua khối chuyển mạch BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA end cpu; architecture rtl of cpu is component regarray port( data : in bit16; sel : in t_reg; en : in std_logic; clk : in std_logic; q : out bit16); end component; component reg port( a : in bit16; clk : in std_logic; q : out bit16); end component; component trireg port( a : in bit16; en : in std_logic; clk : in std_logic; q : out bit16); end component; component control port( clock : in std_logic; reset : in std_logic; instrReg : in bit16; compout : in std_logic; ready : in std_logic; progCntrWr : out std_logic; progCntrRd : out std_logic; addrRegWr : out std_logic; outRegWr : out std_logic; outRegRd : out std_logic; shiftSel : out t_shift; aluSel : out t_alu; compSel : out t_comp; opRegRd : out std_logic; opRegWr : out std_logic; instrWr : out std_logic; regSel : out t_reg; regRd : out std_logic; regWr : out std_logic; rw : out std_logic; vma : out std_logic ); end component; component alu port( a, b : in bit16; sel : in t_alu; c : out bit16); end component; component shift port ( a : in bit16; sel : in t_shift; y : out bit16); end component; component comp port( a, b : in bit16; BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA sel : in t_comp; compout : out std_logic); end component; BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Architecture rtl (entity) thực thể cpu triển khai cấu trúc sơ đồ khối Architecture rtl chứa khai báo tất thành phần (component) sử dụng để xây dựng thiết kế, tín hiệu sử dụng để kết nối thành phần khởi tạo thành phần để tạo chức Sau khai báo thành phần tín hiệu (signal) câu lệnh khởi tạo thành phần thể thành phần kết nối tín hiệu thích hợp Trong phần tiếp theo, thành phần VHDL mô chi tiết 4.2.1 Thực thể ALU Thực thể mô ALU Thực thể thực số phép toán số học logic nhiều bus đầu vào Hình 4.2: Mô tả thực thể ALU Đầu vào a b hai bus đầu vào mà hoạt động ALU thực Bus đầu c trả kết hoạt động ALU BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGƠN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Hình 4.3: Trạng thái đầu vào sel Như thấy, ALU thực số phép tốn số học, chẳng hạn cộng trừ, số phép toán logic, chẳng hạn AND, OR XOR Sau mô VHDL thực thể ALU: BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Kiến trúc sử dụng câu lệnh case với sel đầu vào để xác định phép toán số học logic cần thực Các giá trị có tín hiệu sel xác định kiểu t_alu mơ gói cpu_lib tệp cpulib.vhd Sau giá trị cho đầu c tính tốn, tất giá trị kết gán với độ trễ thời gian 1ns để loại bỏ vấn đề độ trễ delta q trình mơ RTL 4.2.2 Thực thể Comp Thành phần mô thực thể so sánh comp Thực thể so sánh hai giá trị trả ‘1’ ‘0’ tùy thuộc vào loại so sánh yêu cầu giá trị so sánh Hình 4.4: Mơ tả hiển thị cổng so sánh Kiểu so sánh xác định giá trị cổng đầu vào sel Ví dụ, để so sánh xem đầu vào a b có hay khơng, áp dụng giá trị eq cho cổng sel Nếu cổng a b có giá trị, cổng compout trả ‘1’ Nếu giá trị khơng nhau, trả ‘0’ Các kiểu so sánh được mô kiểu t_comp gói cpu_lib tệp cpulib.vhd mơ trước Hình 4.5: Bảng đầy đủ loại giá trị so sánh Tất hoạt động làm việc hai giá trị đầu vào trả bit Bit sử dụng để điều khiển luồng hoạt động bên xử lý thực lệnh Sau mô VHDL thực thể comp: BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA 4.2.3 Thực thể Control Thực thể control cung cấp tương tác tín hiệu cần thiết để làm cho luồng liệu qua CPU cách xác thực chức mong đợi Kiến trúc rtl chứa máy trạng thái khiến tất giá trị tín hiệu thích hợp cập nhật dựa trạng thái tín hiệu đầu vào, tạo trạng thái cho máy trạng thái BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Hình 4.6: Mơ cho khối điều khiển Kiến trúc rtl chứa hai tiến trình Đầu tiên trình tổ hợp (khơng theo nhịp clock) kiểm tra trạng thái tất đầu vào, tạo giá trị điều khiển đầu đầu trạng thái Thứ hai tiến trình (có nhịp clock) sử dụng để lưu trữ trạng thái chép trạng thái sang trạng thái Các chuyển đổi trạng thái xảy sườn dương xung clock đầu vào Khối điều khiển máy trạng thái lớn chứa số trạng thái cho lệnh Việc thực thi tất trạng thái cho lệnh thực bước cần thiết để hoàn thành lệnh 4.2.4 Thực thể Reg Thực thể reg sử dụng cho ghi địa ghi lệnh Các ghi cần có khả nắm bắt liệu đầu vào cạnh sườn dương đầu vào clk đầu ổ đĩa q với liệu chụp Giá trị đầu vào a gán cho đầu q cạnh tăng xuất đầu vào clk Việc gán bị trễ 1ns để loại bỏ vấn đề độ trễ delta q trình mơ Hình 4.7: Mơ tả cho thực thể Reg Biến reg chứa ba cổng Cổng a cổng đầu vào liệu, cổng q cổng đầu liệu cổng clk điều khiển liệu lưu trữ thực thể reg Sau mô VHDL cho thực thể reg: BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGƠN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Quy trình regproc kích hoạt xuất cạnh lên clk đầu vào Khi quy trình kích hoạt, đầu vào a chép sang đầu q 4.2.5 Thực thể Regarray Thực thể regarray sử dụng để mô hình hóa tập hợp ghi CPU sử dụng để lưu trữ giá trị trung gian trình xử lý lệnh Các ghi đọc ghi vào trình thực thi lệnh Tập hợp ghi mơ hình hóa RAM gồm từ 16 bit Hình 4.8 Mô cho thực thể regarray Để ghi vị trí regarray, đặt đầu vào sel thành vị trí ghi, nhập liệu với liệu ghi đặt sườn dương clk đầu vào Để đọc vị trí từ regarray, đặt đầu vào sel thành vị trí cần đọc đặt đầu vào en ‘1’; liệu xuất cổng q BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGƠN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Q trình mơ hình hóa phần RAM lưu trữ liệu Quá trình chứa biến cục ramdata sử dụng để lưu trữ liệu ghi vào thực thể regarray Khi tín hiệu clk có cạnh lên, vị trí chọn đầu vào sel cập nhật với giá trị Quá trình ghi vị trí vào tín hiệu gọi temp_data để chuyển giá trị cho trình thứ hai Lý cho điều mơ hình viết VHDL 87, biến chia sẻ quy trình Trong VHDL 93, việc chia sẻ biến quy trình hợp lệ có phân nhánh tổng hợp khác Quá trình thứ hai sử dụng để đọc liệu từ regarray Bất sel đầu vào thay đổi, quy trình cập nhật giá trị temp_data Dữ liệu tín hiệu temp_data chuyển tới tiến trình thứ hai để chuyển liệu nhớ Quá trình thứ hai xuất giá trị temp_data tín hiệu en ‘1’; khơng, đưa giá trị z Các giá trị z biểu thị thực thể regarray không điều khiển đầu đầu vào en không gán 4.2.6 Thực thể Shift Thiết bị mô thực thể shift Thực thể shift sử dụng để thực hoạt động dịch chuyển quay CPU Thực thể shift có bus đầu vào 16 bit, bus đầu 16 bit đầu vào sel xác định thao tác dịch chuyển cần thực Điều thể ký hiệu Hình 13-9 Hình 4.9: Mô cổng thực thể Shift BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Hình 4.10: Các loại hoạt động thực thực thể shift Có thể thấy qua hình, thực thể shift thực thao tác dịch chuyển sang trái, sang phải, xoay trái xoay phải Một hoạt động không hiển thị hình hoạt động truyền tất bit đầu vào chuyển qua đầu không thay đổi Sau đoạn chương trình thực hoạt động này: BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Các lựa chọn shl shr thực thao tác shift sang trái shift sang phải Các lựa chọn rotl rotr thực thao tác xoay trái xoay phải 4.2.7 Thực thể Trireg Thành phần cuối CPU thành phần ghi tristate, trireg Thanh ghi tristate kết nối với bus liệu lưu trữ thơng tin từ bus liệu thông tin ổ đĩa đến bus liệu Thực thể trireg có bốn cổng Hình 4-12 Đầu vào a đầu vào liệu vào ghi, cổng q đầu liệu từ ghi Đầu vào clk sử dụng để lưu giá trị vào ghi ghi Hình 4.12: Mơ cổng thực thể Trireg Khi gặp cạnh sườn dương clk đầu vào, liệu đầu vào a lưu trữ Đầu vào en sử dụng để điều khiển đầu q Khi en giá trị ‘1’, trạng thái ghi điều khiển đến đầu q Khi en '0', đầu q giá trị trở kháng cao không dẫn động Chức triển khai ba thực thể hiển thị sau: BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA Chức mô hai quy trình sử dụng tín hiệu để giao tiếp giống thực thể regarray Quá trình kiểm sốt tín hiệu val viết Tín hiệu val viết sườn lên clk đầu vào Quá trình thứ hai chuyển giá trị tín hiệu val đầu vào en giá trị ‘1’; không, giá trị ‘z’ đầu HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG KHOA KỸ THUẬT ĐIỆN – ĐIỆN TỬ I MỤC LỤC TỔNG QUAN VỀ FPGA Định tuyến FPGA Kiến trúc định tuyến Xilinx FPGA Kiến trúc định tuyến Actel FPGA Kiến trúc định tuyến Altera FPGA Các kiến trúc FPGA GIỚI THIỆU VỀ CPU 8BIT Thanh ghi Chức ghi Thanh ghi Accumulator: Thanh ghi đếm chương trình PC (Program counter) Thanh ghi trạng thái (Status Register) Thanh ghi trỏ ngăn xếp (Stack Pointer Register): Thanh ghi địa nhớ (address Register): Thanh ghi lệnh (instruction Register): Thanh ghi chứa liệu tạm thời (Temporary data Register): Khối điều khiển logic (control logic) khối giải mà lệnh (instruction decoder) Bus liệu bên vi xử lý Tập lệnh vi xử lý Tập lệnh vi xử lý Các nhóm lệnh vi xử lý Các kiểu truy xuất địa vi xử lý KIT PHÁT TRIỂN QM_XC7A35T_DDR3 FPGA Đặc điểm bảng Xilinx® QM_XC7A35T_DDR3 starter kit Thiết bị Xilinx: Connector Interfaces: Bộ xử lý mềm 32-bit MicroBlaze Mã chương trình CPU bit 4.1 Thực thể ALU Thực thể Comp Thực thể Control Thực thể Reg Thực thể Regarray Thực thể Shift Thực thể Trireg BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA LỜI CẢM ƠN BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA LỜI CẢM ƠN Thời gian vừa qua, chúng em xin gửi lời cảm ơn tới nhà trường “Học viện Công nghệ Bưu viễn thơng” đưa mơn học Đồ án thiết kế hệ thống số vào chương trình giảng dạy Đồng thời chúng em xin chân thành cảm ơn Giảng viên môn – Nguyễn Văn Thành giảng dạy, hướng dẫn truyền đạt cho chúng em nhiều kiến thức bổ ích mơn học suốt thời gian vừa qua Trong thời gian nghe thầy giảng dạy, chúng em tiếp thu thêm nhiều kiến thức bổ ích, học hỏi tinh thần làm việc hiệu nghiêm túc Đây thực điều cần thiết cho trình học tập công việc chúng em sau Đồ án thiết kế hệ thống số môn học bổ ích cần thiết, gắn liền với nhu cầu thực tiễn Mặc dù học tập tìm hiểu song thời gian học tập không nhiều nên hiểu biết mơn chúng em chưa có nhiều hạn chế Vậy nên, báo cáo chúng em có thiếu sót chưa xác hồn tồn Chúng em mong nhận nhận xét, ý kiến đóng góp, phê bình từ phía thầy để báo cáo nhóm em hồn thiện Lời cuối cùng, chúng em kính chúc thầy nhiều sức khỏe, thành công hạnh phúc! Hà Nội, ngày 14 tháng năm 2022 Sinh viên Hoàng Đăng Phương Trần Đăng Hải Nguyễn Văn Tiến Nguyễn Du Nguyễn Khắc Đơng Lê Việt Bắc BÁO CÁO MƠN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA 48 ... BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA MỤC LỤC BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN... thiết kế CPU vi xử lý bit sử dụng ngôn ngữ VHDL Verilog FPGA? ?? BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA. .. 1.7: Kết nối BÁO CÁO MƠN ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ Đề tài: THỰC HIỆN THIẾT KẾ CPU CỦA VI XỬ LÝ BIT SỬ DỤNG NGÔN NGỮ VHDL HOẶC VERILOG TRÊN FPGA khối chuyển mạch BÁO CÁO MÔN ĐỒ ÁN THIẾT KẾ HỆ THỐNG