Output file

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ NGUYỄN THỊ TOAN NGHIÊN CỨU, THIẾT KẾ VÀ MÔ HÌNH HĨA MỘT MẠNG TRÊN CHIP (NOC: NETWORK-ON-CHIP) VỚI CẤU TRÚC LIÊN KẾT 2D-MESH LUẬN VĂN THẠC SĨ Hà Nội - 2010 TIEU LUAN MOI download : skknchat@gmail.com ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ NGUYỄN THỊ TOAN NGHIÊN CỨU, THIẾT KẾ VÀ MƠ HÌNH HĨA MỘT MẠNG TRÊN CHIP (NOC: NETWORK-ON-CHIP) VỚI CẤU TRÚC LIÊN KẾT 2D-MESH Ngành: Công nghệ Điện tử - Viễn thông Chuyên ngành: Kỹ thuật điện tử Mã số: 60 52 70 LUẬN VĂN THẠC SĨ NGƯỜI HƯỚNG DẪN KHOA HỌC: TS Trần Xuân Tú Hà Nội - 2010 TIEU LUAN MOI download : skknchat@gmail.com - iii- Mục lục Lời cảm ơn i Lời cam đoan .ii Mục lục iii Danh mục hình vẽ v Danh mục từ viết tắt vii Lời mở đầu Chương Hệ thống vi mạch 1.1 Giới thiệu hệ thống vi mạch 1.2 Các vấn đề truyền thông bên chip 1.3 Từ hệ thống chip đến mạng chip 1.4 Quy trình thiết kế hệ thống chip Chương Mạng chip khái niệm 11 2.1 Mạng chip 11 2.2 Các khái niệm mạng chip 12 2.2.1 Tôpô mạng 12 2.2.2 Kỹ thuật truyền thông 14 2.2.3 Cơ chế truyền thông 15 2.2.4 Thuật toán định tuyến 17 2.2.5 Kỹ thuật điều khiển luồng liệu tắc nghẽn 18 2.2.6 Chất lượng dịch vụ mạng 20 Chương Thiết kế, mơ hình hố mô 22 3.1 Đặt vấn đề 22 3.2 Bộ định tuyến sử dụng thiết kế 23 3.3 Xây dựng mạng 2×2 25 TIEU LUAN MOI download : skknchat@gmail.com - iv3.4 Phương pháp mơ hình hố, mơ kiểm chứng thiết kế 28 3.5 Kết mô kiểm chứng 31 3.5.1 Mơ hình hóa mơ định tuyến 31 3.5.2 Mơ hình hóa, mơ hai định tuyến 33 3.5.3 Mơ hình hóa, mơ mạng 2×2 37 Kết luận 43 Tài liệu tham khảo 44 TIEU LUAN MOI download : skknchat@gmail.com - v- Danh mục hình vẽ Hình ‎1.1: Hệ thống vi mạch ‎[13] Hình ‎1.2: Cấu trúc truyền thơng chip Hình ‎1.3: Quy trình thiết kế hệ thống chip Hình ‎2.1: Một NoC hai hướng 3×3 [8] 12 Hình ‎2.2: Các tơpơ mạng thường dùng cho mạng chip: (a) chordal ring; (b) 2Dmesh; (c) 2D torus; (d) Binary tree; (e) Fat-tree 13 Hình ‎2.3: Cơ chế truyền thông Lưu trữ chuyển tiếp (SAF) 15 Hình ‎2.4: Cơ chế truyền thông VCT 16 Hình ‎2.5: Cơ chế truyền thơng Wormhole 16 Hình ‎2.6: Hiện tượng tắc nghẽn tĩnh (deadlock) 19 Hình ‎2.7: Sử dụng kênh ảo để tránh deadlock 19 Hình ‎2.8: Hiện tượng tắc nghẽn động (Livelock) 20 Hình ‎3.1: Mơ hình mạng chip 2D-mesh với kích thước 2×2 22 Hình ‎3.2: Mơ hình định tuyến phát triển phịng thí nghiệm SIS 23 Hình ‎3.3: Định dạng flit 24 Hình ‎3.4: Mơ hình mạng 2×2 chip 26 Hình ‎3.5: (a) Các đường kết nối hai định tuyến/lõi IP bất kỳ; (b) Giao thức truyền thông bắt tay “send-accept” 26 Hình ‎3.6: Quy trình mơ hình hóa, mơ kiểm chứng thiết kế 28 Hình ‎3.7: Mơi trường kiểm tra mô chức hoạt động mạch 29 Hình ‎3.8: Lưu đồ thuật toán IP phát 30 Hình ‎3.9: Lưu đồ thuật tốn IP nhận 31 TIEU LUAN MOI download : skknchat@gmail.com - viHình ‎3.10: Mơi trường kiểm tra, mơ chức hoạt động định tuyến 32 Hình ‎3.11: Kết mơ định tuyến 32 Hình ‎3.12: Mơi trường kiểm tra, mơ chức hoạt động hai router 34 Hình ‎3.13: Kết mơ q trình truyền liệu từ IP00 đến IP01 35 Hình ‎3.14: Kết mơ q trình truyền liệu từ IP01 đến IP00 36 Hình ‎3.15: Môi trường kiểm tra, mô chức hoạt động mạng lưới 2×2 37 Hình ‎3.16: Kết mơ q trình truyền liệu từ IP00→R_00→R_01→R_11→IP11 38 Hình ‎3.17: Kết mơ q trình truyền liệu IP00→R_00→R_10→R_11→IP11 40 Hình ‎3.18: Kết mơ trường hợp gói tin đến thời điểm đích đến 41 TIEU LUAN MOI download : skknchat@gmail.com - vii- Danh mục từ viết tắt AMBA ADC : Advanced Microcontroller Bus Architecture : Analog Digital Convert ASIC : Application Specific Integrated Circuit BE BoP CUT : Best-effort : Begin of Packet : Circuit-Under-Test DAC : Digital Analog Convert DSP EoP GALS GS : Digital Signal Processors : End of Packet : Globally Asynchronous- Locally Synchronous : Guaranteed Services HDL IP MPSoC NoC NA : Hardware Description Languages : Intellectual Property : Multi-Processor SoC : Network-on-Chip : Network Adapters QoS : Quality of Service RAM RF ROM RTL : Random Access Memory : Radio Frequency : Read Only Memory : Register Transfer Level SoC SAF TTL TDM : System-on-Chip : Store-And-Forward : Time To Live : Time Division Multiplex VC VCT VHDL VLSI : Virtual Channel : Virtual Cut-Through : Very High Speed Integrated Circuits HDL : Very Large Scale Integration WH : Wormhole TIEU LUAN MOI download : skknchat@gmail.com - 1- Lời mở đầu Cùng với tiến cơng nghệ tích hợp bán dẫn, xu cơng nghệ thiết kế chip tích hợp ngày nhiều khối tính tốn chip đơn nhằm đáp ứng u cầu ứng dụng Các khối tính tốn xử lý, khối xử lý tín hiệu số (DSP: Digital Signal Processors), nhớ (RAM, ROM), mã hoá giải mã, hay đơn vị xử lý vào/ra Ethernet, Bluetooth… Các khối tính tốn thường gọi lõi IP (Intellectual Property) Một hệ thống mà trước phải xây dựng hay nhiều bo mạch lớn tích hợp lên chip hình thành thuật ngữ “hệ thống chip”, tiếng Anh gọi “System-on-Chip” (SoC) Hệ thống chip biết đến phương pháp thiết kế gần cho phép tích hợp hệ thống khoảng từ vài chục đến vài trăm lõi IP kể Tuy nhiên, việc tích hợp nhiều lõi IP lên chip dẫn đến nhu cầu truyền thông chip tăng lên Vì phương thức truyền thơng truyền thống kết nối điểm-điểm, kết nối bus chung khơng cịn đáp ứng nhu cầu truyền thơng chip Bài tốn thiết kế hệ thống chip chuyển thành tốn thiết kế kiến trúc truyền thơng chip Trong đó, bùng nổ ứng dụng Internet lưu lượng truyền thông Internet ngày không ngừng tăng lên khiến nhà nghiên cứu nghĩ đến việc thực kiến trúc truyền thông kiểu mạng máy tính thu nhỏ chip tích hợp Chính vậy, tơi chọn đề tài: “Nghiên cứu, thiết kế mơ hình hố mạng chip (NoC: Network-on-Chip) với cấu trúc liên kết 2D-mesh” với mong muốn xây dựng mơ hình truyền thơng đáp ứng nhu cầu truyền thông khối IP hệ thống chip Nội dung luận văn gồm chương sau: Chương giới thiệu tổng quan hệ thống chip, xu phát triển hệ thống chip Tiếp đó, số vấn đề gặp phải trình thiết kế thực thi hệ thống chip, có liên quan tới lưu lượng truyền thông chip đề cập cách ngắn gọn Từ đó, lý xuất khái niệm mạng chip đề cập làm rõ Cuối cùng, với mục đích giúp người đọc dễ dàng nắm bắt phần thực nghiệm, chương dành phần để trình bày tóm lược quy trình thiết kế hệ thống chip TIEU LUAN MOI download : skknchat@gmail.com - 2Chương giới thiệu tổng quan mơ hình mạng chip, thành phần cấu thành nên mạng truyền thông, khái niệm liên quan đến mơ hình mạng chip tôpô mạng, kỹ thuật truyền thông, chế truyền thơng, thuật tốn định tuyến, kỹ thuật điều khiển luồng liệu, tượng tắc nghẽn truyền thông chất lượng dịch vụ mạng… Chương trình bày tốn thiết kế, vấn đề mơ hình hố thiết kế mơ hình mạng chip với cấu trúc liên kết dạng lưới có kích thước 2×2 (2D-mesh) ngôn ngữ VHDL, mô kiểm chứng thiết kế thông qua công cụ thiết kế phần cứng ModelSim (Mentor Graphics) Cuối số kết luận hướng phát triển đề tài TIEU LUAN MOI download : skknchat@gmail.com - 3- Chương Hệ thống vi mạch Chương giới thiệu khái quát hệ thống vi mạch, đặc điểm hệ thống phiến tinh thể, tiếp đến vấn đề truyền thông bên vi mạch từ đến giới thiệu lý chuyển từ mơ hình hệ thống chip thơng thường sang mơ hình mạng chip Cuối giới thiệu quy trình thiết kế hệ thống vi mạch 1.1 Giới thiệu hệ thống vi mạch Ngày nay, liền với phát triển công nghệ bán dẫn công nghệ thiết kế chế tạo vi mạch cho phép tích hợp hệ thống hồn chỉnh lên phiến tinh thể (silicon) Với ý tưởng ban đầu tích hợp tất thành phần hệ thống máy tính hay hệ thống điện tử khác vi mạch đơn (chip đơn) Nhưng không lâu sau, hệ thống chip (SoC: System-on-Chip) mở rộng, khơng đơn hệ thống máy tính hay hệ thống điện tử mà hệ thống tích hợp chip bao gồm lõi vi xử lý (processor) khối xử lý tín hiệu số (Digital Signal Processor), khối nhớ (RAM, ROM, Flash…), giao tiếp mở rộng (USB, SPI, Ethernet, Bluetooth…), mã hóa giải mã, chuyển đổi ADC DAC, hệ thống BUS, khối điều chỉnh điện quản lý lượng nguồn… kể khối tần số radio (RF: Radio Frequency) [12] Các khối chức gọi lõi IP (Intellectual Property) Hình 1.1 mơ hình hệ thống vi mạch Theo dự đoán ITRS1 (2009), thập kỷ tới độ phức tạp hệ thống chip (SoC) tiếp tục tăng nhanh để đáp ứng yêu cầu ngày cao ứng dụng SoC tích hợp hàng trăm, hay chí nhiều hơn, lõi IP chip đơn Thiết kế SoC quy mô thành phần thiết kế sẵn, ví dụ xử lý, điều khiển mảng nhớ Phương pháp thiết kế tái sử dụng lõi IP trở thành phương pháp thiết kế SoC phổ biến nhằm rút ngắn thời gian đưa sản phẩm thị trường (time-to-market) [6] Với phương pháp này, yếu tố định lớn đề cập phối hợp truyền thông thành phần Việc thiết kế kiến trúc truyền thơng chip địi hỏi phải đáng tin cậy, International Technology Roadmap for Semicondutors TIEU LUAN MOI download : skknchat@gmail.com - 31Reset I_Accept =„1‟ S Sườn dương CLK? I_send =„1‟? Đ Nhận liệu I_accept = „0‟ I_send = „0‟ Hình 3.9: Lưu đồ thuật tốn IP nhận 3.5 Kết mơ kiểm chứng Việc chứng minh chức hoạt động mạng thiết kế so với đặc tả đề thực nhờ mơ hình hố, mơ kiểm chứng đưa mục 3.4 Quá trình mơ hình hố mức chuyển dịch ghi RTL Phần trình bày vài kết mô nhằm minh hoạ phương pháp chứng tỏ hoạt động thiết kế 3.5.1 Mơ hình hóa mơ định tuyến Xây dựng môi trường kiểm tra (testbench), mô chức hoạt động định tuyến kết nối với IP phát IP nhận Hình 3.10 Với IP phát có tín hiệu O_data, O_send0, O_send1, O_accept0, O_accept1 nối tương ứng với tín hiệu lối vào cổng IP Router I_data_ip, I_send0_ip, I_send1_ip, I_accept0_ip, I_accept1_ip; đường tín hiệu lối phía Đơng Router O_data_e, O_send0_e, O_send1_e, O_accept0_e, O_accept1_e nối tương ứng với tín hiệu lối vào IP nhận I_data, I_send0, I_send1, I_accept0, I_accept1 Mơ hình cho phép ta kiểm tra chức hoạt động định tuyến riêng rẽ trước xây dựng mạng chip TIEU LUAN MOI download : skknchat@gmail.com - 32Testbench Router IP E IP nhận (Receiver IP) IP phát (Generator IP) Hình 3.10: Mơi trường kiểm tra, mơ chức hoạt động định tuyến Sau biên dịch mã nguồn thiết kế, để đảm bảo thiết kế không bị lỗi ta tiến hành mô công cụ mô ModelSim hãng Mentor Graphics Kết mô chức hoạt động định tuyến Hình 3.11 Hình 3.11: Kết mơ định tuyến Từ Hình 3.11 ta thấy, thời điểm 51 ns xung clock thay đổi trạng thái từ „0‟ lên „1‟, tín hiệu O_accept0 „1‟, O_send0 „1‟, O_send1 „0‟ có nghĩa liệu truyền kênh ảo Cũng thời điểm này, lối (O_data) IP TIEU LUAN MOI download : skknchat@gmail.com - 33phát bắt đầu có liệu “1000000000000000000000000000000001”, với bit gạch chân (BOP: Begin Of Packet) mang giá trị „1‟, chứng tỏ flit tiêu đề (header flit) gói tin Flit truyền tới định tuyến (Router) qua cổng IP, định tuyến vào hai bit cuối trường thông tin định tuyến (path-to-target) xác định hướng gói Vì hai bit cuối trường “01” nên định tuyến định đưa flit cổng phía Đơng đồng thời dịch hai bit sang phải thêm hai bit “00” vào đầu trường thông tin định tuyến Khi lối O_data_e flit tiêu đề có giá trị “1000000000000000000000000000000000” (ở thời điểm 53 ns) Cũng thời điểm này, xung clock thay đổi trạng thái từ „0‟ lên „1‟, tín hiệu I_send0, I_accept0 mức „1‟ I_data nhận flit Khi flit tiêu đề truyền đến nơi nhận lúc kênh truyền từ IP phát qua Router tới IP nhận thiết lập Vì sử dụng chế truyền thông Wormhole nên kênh truyền thiết lập flit truyền kênh vừa thiết lập Thật vậy, thời điểm 57 ns tín hiệu O_send0, O_accept0 mức „1‟ sườn dương xung clock, IP phát truyền flit thứ hai (flit liệu) tín hiệu O_data, qua định tuyến lối O_data_e (tại thời điểm 59 ns) truyền tới IP nhận Quá trình truyền flit tương tự flit cuối Tại thời điểm 93 ns, IP phát truyền flit cuối gói (trên kênh ảo 0) 95 ns IP nhận nhận flit cuối Tương tự truyền liệu kênh ảo 1, khác làm việc với kênh ảo tín hiệu bắt tay O_send1 O_accept1 Qua ta thấy, việc truyền nhận flit gói tin ln tuân theo giao thức bắt tay (send-accept) Dữ liêu truyền nhận tín hiệu send accept mức „1‟ để đảm bảo đồng kết hợp với sườn dương xung clock Theo giao thức thời điểm có kênh ảo làm việc 3.5.2 Mơ hình hóa, mơ hai định tuyến Tương tự ta xây dựng môi trường kiểm tra, mô chức hoạt động hai định tuyến kết nối với kết nối với hai lõi IP phát IP nhận (testbench) Hình 3.12 Testbench bao gồm khối chính: Khối thứ khối thứ (là lõi IP thực chức phát nhận) lõi xử lý đơn giản xây dựng với mục đích tạo gói liệu để truyền mạng tiêu thụ gói liệu nhận Khối thứ hai hệ thống cần kiểm tra gồm hai định tuyến (Router00 Router01), định tuyến thực thi phịng thí nghiệm SIS với cặp cổng vào/ra Mơ hình thực truyền liên tiếp hai gói tin (mỗi gói flit, flit tiêu đề, flit kết thúc sáu flit liệu), gói kênh ảo cịn gói kênh ảo TIEU LUAN MOI download : skknchat@gmail.com - 34Testbench Mạch kiểm tra Router00 EEE Lõi IP00 Router01 Lõi IP01 IP IP phát IP nhận IP nhận IP phát Hình 3.12: Mơi trường kiểm tra, mơ chức hoạt động hai router Hình 3.12 mơ tả hai trường hợp truyền liệu từ IP phát tới IP nhận thông qua hai định tuyến Trường hợp thứ nhất, liệu truyền từ lõi IP00 qua Router00 Router01 tới lõi IP01, lõi IP00 thực chức IP phát, lõi IP01 thực chức IP nhận Trường hợp thứ hai, liệu truyền từ lõi IP01 qua router01 router00 tới lõi IP00, lõi IP00 thực chức IP nhận, lõi IP01 thực chức IP phát Sau biên dịch mã nguồn thiết kế, đảm bảo thiết kế lỗi ta tiến hành mơ chương trình Bằng việc sử dụng chương trình ModelSim ta thu kết trình truyền liệu hai trường hợp Hình 3.13 Hình 3.14 Hình 3.13 kết mơ trường hợp thứ (đường truyền liệu thiết lập từ IP00→Router00→Router01→IP01) Với tín hiệu O_data, O_send0, O_send1, O_accept0, O_accept1 tín hiệu IP phát; O_data_e_00, O_send0_e_00, O_send1_e_00, O_accept0_e_00, O_accept1_e_00 tín hiệu phía Đơng Router00; O_data_ip01, O_send0_ip01, O_send1_ip01, O_accept0_ ip01, O_accept1_ip01 tín hiệu cổng lối Router01; I_data, I_send0, I_send1, I_accept0, I_accept1 tín hiệu cổng vào IP nhận TIEU LUAN MOI download : skknchat@gmail.com - 35- Hình 3.13: Kết mơ q trình truyền liệu từ IP00 đến IP01 Tương tự truyền liệu định tuyến, việc truyền nhận liệu thông qua hai định tuyến tuân theo giao thức truyền thông bắt tay Và để thuận tiện quan sát số liệu mô phỏng, ta đưa liệu dạng nhị phân dạng mã hexa, thay hiển thị flit 34 bit hiển thị bit Thực vậy, thời điểm 51 ns hai tín hiệu O_send0 O_accept0 mức „1‟ sườn dương xung clock IP phát bắt đầu truyền liệu kênh (kênh ảo 0), tín hiệu O_data có giá trị “20000000D” (tương đương với 34 bit nhị phân “100000000000000000000000000000001101”), với giá trị quan sát ta thấy flit tiêu đề gói (vì bit mang giá trị „1‟), flit truyền đến định tuyến Router00, hai bit cuối trường thông tin định tuyến “01” nên định tuyến chuyển flit cổng phía Đơng, (thời điểm 53 ns) hai bit dịch sang phải thêm vào đầu trường định tuyến hai bit “00” nên tín hiệu O_data_e_00 lúc có giá trị “200000003” Flit lại tiếp tục truyền kênh tới Router01, nhận flit Router01 thực kiểm tra hai bit cuối trường thông tin định tuyến dịch phải sau lại thêm hai bit “00” vào đầu trường xác định đích đến gói Tại thời điểm 55 ns, IP nhận nhận flit có giá trị “200000000” hoàn tất thủ tục thiết lập kênh truyền Đồng thời trình thiết TIEU LUAN MOI download : skknchat@gmail.com - 36lập kênh thực truyền flit liệu, flit liệu truyền kênh truyền thỏa mãn điều kiện O_accept0, O_send0 „1‟ sườn dương xung clock Quá trình truyền nhận flit diễn tương tự thời điểm 93 ns, IP phát truyền flit liệu có giá trị “1FFFFFFFF” (tương ứng với “0111111111111111111111111111111111”) tới Router00 báo hiệu flit cuối gói (vì bit thứ (End-of-Packet) từ trái sang có giá trị „1‟) Ở thời điểm 95 ns flit đưa tới O_data_e_00 truyền tới Router01, sau qua Router01 truyền đến nơi nhận (IP nhận) Và thời điểm 103 ns, O_send0 „0‟, O_send1 O_accept1 „1‟ nên liệu truyền kênh ảo Quá trình truyền liệu kênh ảo hoàn toàn tương tự kênh ảo Hình 3.14: Kết mơ q trình truyền liệu từ IP01 đến IP00 Kết mô trường hợp thứ hai Hình 3.14 Ở trường hợp liệu truyền từ IP01→Router01→Router00→IP00 Khi ta cần thay đường dẫn (đường định tuyến) theo hướng lựa chọn, trường định tuyến trường hợp “0000000000000111” Quá trình truyền liệu hoàn toàn giống so với trường hợp thứ TIEU LUAN MOI download : skknchat@gmail.com - 37hiệu Với tín hiệu O_data, O_send0, O_send1, O_accept0, O_accept1 tín IP phát; O_data_w_01, O_send0_w_01, O_send1_w_01, O_accept0_w_01, O_accept1_w_01 tín hiệu phía Tây Router01; O_data_ip00, O_send0_ip00, O_send1_ip00, O_accept0_ip00, O_accept1_ip00 tín hiệu IP Router00; I_data, I_send0, I_send1, I_accept0, I_accept1 tín hiệu vào IP nhận Trong hai trường hợp trên, việc truyền nhận liệu tuân theo giao thức truyền thông bắt tay với giao thức thời điểm có kênh làm việc Và với giả thiết kênh truyền khơng có tắc nghẽn nên liệu truyền hai đường hoàn toàn khoảng thời gian 46 ns 3.5.3 Mơ hình hóa, mơ mạng 2×2 Ở mơ hình ta kiểm chứng mơ hình hệ thống gồm có hai định tuyến Với kết thu cho thấy, định tuyến hoạt động yêu cầu đặt Để thực việc kiểm chứng mơ hình mạng lưới 2×2 mức RTL ta xây dựng mơ hình mạng 2×2 đơn giản có kết nối lõi IP mơ tả Hình 3.15 Testbench Lõi IP00 Mạch kiểm tra R_00 R_01 Lõi IP11 ’; IP phát IP nhận IP nhận IP phát R_10 R_11 Hình 3.15: Mơi trường kiểm tra, mơ chức hoạt động mạng lưới 2×2 Trong mơ hình này, testbench bao gồm khối chính: Khối thứ (lõi IP00) khối thứ ba (lõi IP11) lõi xử lý đơn giản xây dựng với mục đích tạo gói liệu để truyền mạng tiêu thụ gói liệu nhận Khối thứ hai, hệ thống kiểm tra mạng lưới 2×2 gồm bốn định tuyến (R_00, R_01, R_10 R_11), định tuyến thực thi phịng thí nghiệm TIEU LUAN MOI download : skknchat@gmail.com - 38SIS với cặp cổng vào/ra Mơ hình thực truyền liên tiếp hai gói tin, gói kênh ảo cịn gói kênh ảo Q trình mô nhằm kiểm tra chức hoạt động mạng 2×2 thực thơng qua việc truyền nhận liệu lõi IP với đường định tuyến khác nhau, ví dụ: Từ lõi IP00 truyền liệu tới lõi IP11 ngược lại, truyền liệu từ IP00 tới IP10 theo vòng qua định tuyến, thực truyền hai gói tin đến thời điểm có đích đến… Sau kết mơ số trường hợp * Truyền liệu từ IP00 tới IP11: Từ Hình 3.15 ta thấy, để thực truyền liệu từ IP00 tới IP11 có hai đường đi, theo đường định tuyến từ IP00 tới R_00 → R_01 → R_11→ IP11, hai theo đường từ IP00→ R_00 → R_10 → R_11→ IP11, IP00 coi IP phát IP11 coi IP nhận Việc truyền liệu đường thứ hay đường thứ hai hoàn toàn giống nhau, khác đường path (hướng liệu tới đích) Vì thiết kế sử dụng thuật toán định tuyến xác định nên việc xác định đường (path) chúng tương đối đơn giản Ứng với đường thứ ta xác định đường định tuyến (path) “0000000000001001”, cịn đường định tuyến thứ hai ta xác định path “0000000000110110” Kết mô hai trường hợp Hình 3.16 Hình 3.17 sau: Hình 3.16: Kết mơ q trình truyền liệu từ IP00→R_00→R_01→R_11→IP11 TIEU LUAN MOI download : skknchat@gmail.com - 39Ứng với đường truyền liệu thứ (Hình 3.16), ta thấy liệu truyền đường tín hiệu từ O_data qua R_00 tới O_data_e_00 qua R_01 tới O_data_s_01 qua R_11 tới IP nhận (I_data) Quá trình truyền/nhận liệu tuân theo giao thức truyền thông bắt tay (send-accept) thực bắt đầu thời điểm 51 ns Tại đây, tín hiệu O_send0, O_accept0 „1‟ sườn dương xung clock IP phát bắt đầu truyền liệu kênh (kênh ảo 0), tín hiệu O_data có giá trị “200000009” ( tương đương với 34 bit nhị phân “100000000000000000000000000000001001”), với giá trị quan sát ta thấy flit tiêu đề gói (vì bit mang giá trị „1‟), flit truyền đến định tuyến R_00, hai bit cuối trường thông tin định tuyến “01” nên định tuyến chuyển flit cổng phía Đơng, (thời điểm 53 ns) hai bit dịch sang phải thêm vào đầu trường định tuyến hai bit “00” nên tín hiệu O_data_e_00 lúc có giá trị “200000002” Flit lại tiếp tục truyền kênh tới R_01, nhận flit R_01 thực kiểm tra hai bit cuối trường thơng tin định tuyến dịch phải sau lại thêm hai bit “00” vào đầu trường, lúc tín hiệu O_data_s_01 có giá trị “200000000” (tại thời điểm 55 ns) flit lại tiếp tục truyền kênh tới R_11, nhận flit R_11 lại thực kiểm tra hai bit cuối trường thơng tin định tuyến dịch phải sau thêm hai bit “00” vào trường xác định đích đến gói Tại thời điểm 57 ns, IP nhận nhận flit có giá trị “200000000” hồn tất thủ tục thiết lập kênh truyền Đồng thời trình thiết lập kênh thực truyền flit liệu, flit liệu truyền kênh truyền thỏa mãn điều kiện O_accept0, O_send0 „1‟ sườn dương xung clock Quá trình truyền nhận flit diễn tương tự thời điểm 93 ns, IP phát truyền flit liệu có giá trị “1FFFFFFFF” (tương ứng với “0111111111111111111111111111111111”) tới R_00 báo hiệu flit cuối gói (vì bit thứ (End-of-Packet) từ trái sang có giá trị „1‟) Ở thời điểm 95 ns flit đưa tới O_data_e_00 truyền tới R_01, sau qua R_01 R_11 truyền đến nơi nhận (IP nhận) Và thời điểm 103 ns, O_send0 „0‟, O_send1 O_accept1 „1‟ nên liệu truyền kênh ảo Quá trình truyền liệu kênh ảo hoàn toàn tương tự kênh ảo Kết mô trường hợp thứ hai Hình 3.17 Ở trường hợp liệu truyền từ IP00 tới IP11 đường định tuyến từ IP00→R_00→R_10→R_11→IP11 Khi ta cần thay đường dẫn (đường định tuyến) theo hướng lựa chọn trường định tuyến trường hợp “0000000000110110” Quá trình truyền liệu hoàn toàn giống so với trường hợp thứ Với tín hiệu thực trình truyền liệu: O_data, O_send0, O_send1, O_accept0, O_accept1 tín hiệu IP phát; O_data_s_00, TIEU LUAN MOI download : skknchat@gmail.com - 40O_send0_ s_00, O_send1_ s_00, O_accept0_ s_00, O_accept1_ s_00 tín hiệu phía Nam R_00; O_data_e_10, O_send0_e_10, O_send1_e_10, O_accept0_e_10, O_accept1_e_10 tín hiệu phía Đơng R_10; O_data_ip11, O_send0_ip11, O_send1_ip11, O_accept0_ip11, O_accept1_ip11 tín hiệu IP R_11 Hình 3.17: Kết mơ q trình truyền liệu IP00→R_00→R_10→R_11→IP11 * Truyền thơng trường hợp gói tin đến thời điểm đích đến Mơ hình kiểm chứng trường hợp giống mơ hình trước Chỉ khác khối thứ liệu đầu vào có hai hướng liệu đến, liệu đến từ cổng phía Bắc liệu đến từ cổng phía Tây R_00 Trên hai cổng truyền liên tiếp hai gói tin (một gói truyền kênh ảo gói kênh ảo 1), với gói tin đến từ cổng phía Bắc có flit, cịn gói tin đến từ cổng phía Tây có flit liệu Kết mơ trường hợp gói tin đến lúc có đích đến Hình 3.18 TIEU LUAN MOI download : skknchat@gmail.com - 41Dữ liệu truyền từ nơi gửi đến nơi nhận thông qua đường tín hiệu, tín hiệu O_data, O_send0, O_send1, O_accept0, O_accept1 tín hiệu IP phát đưa vào cổng phía Bắc R_00; Out_data, Out_send0, Out_send1, Out_accept0, Out_accept1 tín hiệu IP phát đưa vào cổng phía Tây R_00; O_data_e_00, O_send0_e_00, O_send1_e_00, O_accept0_e_00, O_accept1_e_00 tín hiệu phía Đơng R_00; O_data_s_01, O_send0_s_01, O_send1_s_01, O_accept0_s_01, O_accept1_s_01 tín hiệu phía Nam R_01; O_data_ip11, O_send0_ip11, O_send1_ip11, O_accept0_ip11, O_accept1_ip11, tín hiệu IP11 R_01 Hình 3.18: Kết mơ trường hợp gói tin đến thời điểm đích đến Từ kết Hình 3.18 ta thấy, việc truyền nhận liệu tuân theo giao thức truyền thông bắt tay định tuyến thực nhiệm vụ phân quyền gói tin di chuyển vào mạng tương đối rõ nét, cụ thể thời điểm có kênh ảo làm việc, gói đến thời điểm có đích đến phải tn theo quyền ưu tiên Thực vậy, thời điểm 51 ns, hai cửa Bắc Tây truyền liệu tới R_00 (vì tín hiệu O_accept0, Out_accept0, O_send0 Out_send0 „1‟, chứng tỏ liệu truyền kênh ảo 0) Tại đây, định tuyến R_00 nhận hai flit đến từ hai cửa, flit tiêu đề mang thơng tin định tuyến gói TIEU LUAN MOI download : skknchat@gmail.com - 42nên tạid định tuyến có nhiệm vụ phân quyền cho gói xác định hướng gói Do gói đến từ cổng Bắc có quyền ưu tiên cao gói đến từ cổng Tây (theo thứ tự ưu tiên giảm dần Bắc, Đông, Nam, Tây) nên truyền trước vào hai bit cuối trường định tuyến thời điểm 53 ns, flit đến từ cổng Bắc đưa cổng phía Đơng R_00 Flit tiêu đề lại gửi tới R_01, R_01 dựa vào hai bit cuối trường thông tin định tuyến xác định hướng flit 57 ns flit tiêu đề truyền đến đích Đồng thời với trình truyền flit tiêu đề thời điểm 57 ns, flit liêu từ cổng Bắc bắt đầu truyền vào mạng theo đường mà flit tiêu đề thiết lập flit gói truyền vào mạng đến flit liệu cuối Flit cuối gói truyền tới R_00 thời điểm 93 ns, R_00 xóa thiết lập kênh chu kỳ xung nhịp thực truyền flit tiêu đề gói đến từ cổng phía Tây đưa tín hiệu Out_accept0 lên „1‟ (báo hiệu sẵn sàng nhận liệu) IP phát bắt đầu gửi flit Đồng thời với trình IP phát 1, sau truyền hết gói tin kênh ảo thực truyền gói tin kênh ảo tới R_00, R_00 tiếp nhận việc truyền liệu đến từ cổng phía Tây nên gói tin (từ cổng Bắc bị gián đoạn) Gói tin truyền gói tin đến từ cổng Tây kết thúc Quá trình truyền/nhận liệu diễn gói tin đến từ cổng phía Tây truyền đến đích trình truyền/nhận lại lặp lại trình TIEU LUAN MOI download : skknchat@gmail.com - 43- Kết luận Mô hình mạng chip mơ hình truyền thơng mới, hứa hẹn thay mơ hình truyền thơng dạng bus thông thường hệ thống chip Đề tài luận văn thực nghiên cứu lý thuyết mơ hình hố kiến trúc mạng chip 2×2 với cấu trúc liên kết dạng lưới phục vụ cho việc triển khai nghiên cứu mơ hình Trong q trình thực luận văn, tơi thu nhiều kiến thức bổ ích liên quan đến hướng thiết kế vi mạch, truyền thông chip, kinh nghiệm thiết kế, mô đạt số kết cụ thể sau: Tơi tìm hiểu phương pháp xây dựng hệ thống chip, xu phát triển vấn đề tới hạn thiết kế hệ thống chip Từ đó, tìm hiểu lý xuất mơ hình mạng chip, khái niệm bản, ràng buộc vấn đề cần quan tâm triển khai mơ hình mạng chip Tơi xây dựng mơ hình mạng chip đơn giản với cấu trúc liên kết dạng lưới 2×2 xây dựng môi trường kiểm tra chức hoạt động mơ hình thực thi Theo đó, tơi mô kiểm chứng chức hoạt động định tuyến, hai định tuyến mạng 2×2 theo đường định tuyến khác mức chuyển dịch ghi RTL (mô hình mạng chip tổng hợp lơgic thực thi phần cứng) Kết mô kiểm chứng cho thấy mơ hình hoạt động đặc tả đề Với kết đạt được, mơ hình mạng chip xây dựng dùng để triển khai nghiên cứu liên quan đến mơ hình mạng chip thời gian tới Cuối cùng, qua trình thực đề tài làm chủ ngôn ngữ mô tả phần cứng VHDL, công cụ phần mềm hỗ trợ thiết kế ModelSim (Mentor Graphics), phương pháp thiết kế phần cứng có độ tích hợp cao Do thời gian có hạn nên đề tài triển khai mơ hình mạng chip đơn giản mức chuyển dịch ghi RTL Trong thời gian tới, có điều kiện xây dựng mạng đủ lớn với bối cảnh ứng dụng cụ thể để đánh giá hiệu mạng TIEU LUAN MOI download : skknchat@gmail.com - 44- Tài liệu tham khảo Tiếng Việt [1] Trần Xn Tú (06/2010) Thiết kế mơ hình hố định tuyến mạng dùng cho kiến trúc truyền thông vi mạch Báo cáo nghiệm thu đề tài khoa học công nghệ cấp Đại học Quốc gia Hà Nội Tiếng Anh [2] ARM (2004) AMBA Advanced eXtensible Specification, Version 1.0 http://www.arm.com [3] Interface (AXI) Protocol Tobias Bjerregaard and Jens Sparsø (2005) A scheduling discipline for latency and bandwidth guarantees in asynchronous network-on-chip Proceedings of the 11th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC‟05), pp 34-43 [4] Sylvester, D and Keutzer (2000) A global wiring paradigm for deep submicron design Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on , pp 242-252 [5] Tobias Bjerregaard and Shankar Mahadevan (March 2006) A Survey of Research and Practices of Network-on-Chip ACM Computing Surveys, Vol 38 [6] Terry Tao Ye (2006) On – Chip Multiprocessor Communication Network Design and analysis University Committee on Graduate PhD Thesis [7] Tobias Bjerregaard and Jens Spars (2005) A Router Architecture for Connection -Oriented Service Guarantees in the MANGO Clockless Network-on-Chip Proceedings of the Design, Automation and Test in Europe Conference and Exhibition (DATE‟05) [8] Jens Sparso (2006) Virtual Circuits in Network – on – Chip Master of Science thesis, pp.5-7 [9] Minghua Tang and Xiaola Lin (08/2006) Network on Chip Routing Algorithms TUCS Technical Report University of Turku, Department of Information Technology [10] W.J Dally, B Towles (2004) Principles and Practices of Interconnection Network Morgan Kaufmann; edition (January 1, 2004) TIEU LUAN MOI download : skknchat@gmail.com - 45[11] A Hemani, A Jantsch, S Kumar, A Postula, J Oberg, M Millberg, and D Lindqvist Network on Chip: An Architecture for Billion Transistor Era In Proceedings of the IEEE NorChip Conference, Finland, November 2000 Websites [12] http://en.wikipedia.org/wiki/system-on-chip [13] http://www.convergedigest.com/bp-c2p/bp1.asp?ID=253&ctgy=4 TIEU LUAN MOI download : skknchat@gmail.com ... NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ NGUYỄN THỊ TOAN NGHIÊN CỨU, THIẾT KẾ VÀ MÔ HÌNH HĨA MỘT MẠNG TRÊN CHIP (NOC: NETWORK-ON -CHIP) VỚI CẤU TRÚC LIÊN KẾT 2D-MESH Ngành: Công nghệ Điện tử - Viễn thông... kiến trúc truyền thông kiểu mạng máy tính thu nhỏ chip tích hợp Chính vậy, tơi chọn đề tài: ? ?Nghiên cứu, thiết kế mơ hình hố mạng chip (NoC: Network-on -Chip) với cấu trúc liên kết 2D-mesh? ?? với. .. CPU DSP a Cấu trúc liên kết điểm-điểm b Cấu trúc bus c Cấu trúc mạng Hình 1.2: Cấu trúc truyền thông chip Để khắc phục nhược điểm kết nối điểm-điểm người ta thường kết nối theo kiểu bus, kết nối