(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn

(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn(Luận án tiến sĩ) Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn

LỜI CAM ĐOAN Tôi xin cam đoan công trình nghiên cứu riêng tơi dƣới hƣớng dẫn Thầy hƣớng dẫn nhà khoa học Tài liệu tham khảo luận án đƣợc trích dẫn đầy đủ Các số liệu, kết luận án hoàn toàn trung thực chƣa đƣợc tác giả khác công bố Ngƣời hƣớng dẫn khoa học Hà Nội, ngày tháng năm 2021 Tác giả luận án Mai Văn Chung i LỜI CẢM ƠN Luận án đƣợc hoàn thành sở kết nghiên cứu trƣờng Đại học Bách khoa Hà Nội Sau thời gian học tập nghiên cứu, tơi hồn thành luận án dƣới hƣớng dẫn TS Vũ Hoàng Phương PGS.TS Nguyễn Văn Liễn, Trƣờng Đại học Bách khoa Hà Nội Trƣớc hết, Tôi xin bày tỏ lòng biết ơn sâu sắc dẫn tận tình tập thể thầy hƣớng dẫn, ngƣời dìu dắt, chia sẻ, quan tâm, tạo điều kiện, giúp đỡ kịp thời để tơi hồn thiện luận án Tôi xin chân thành cảm ơn Thầy Cơ mơn Tự động hóa Cơng nghiệp, cho môi trƣờng làm việc chuyên nghiệp, động có ý kiến góp ý chân thành, sâu sắc suốt q trình tơi học tập, làm việc, xây dựng thực nghiệm nhƣ bƣớc thực luận án Tôi xin cảm ơn Ban giám hiệu, Phòng đào tạo, Viện Điện Trƣờng Đại học Bách khoa Hà Nội tạo điều kiện thuận lợi nhiều mặt để tơi hồn thành luận án Tơi xin chân thành cảm ơn anh chị em Nghiên cứu sinh mơn Tự động hóa Cơng nghiệp, ngƣời đồng hành, động viên, giúp đỡ lẫn nhau, trao đổi chuyên môn, hỗ trợ tơi việc tìm kiếm tài liệu nghiên cứu học tập để tơi có kết nhƣ ngày hơm Tơi xin chân thành cảm ơn nhóm nghiên cứu Điện tử cơng suất làm việc phịng 203/C9 Bộ mơn Tự động hóa Cơng nghiệp, Viện Điện, Đại học Bách Khoa Hà Nội, ngƣời Tôi đồng hành, động viên, giúp đỡ lẫn nhau, trao đổi chuyên môn, hỗ trợ nghiên cứu, triển khai thực nghiệm để tơi có kết nhƣ ngày hơm Tơi xin bày tỏ lịng cảm ơn quan tâm, giúp đỡ, động viên tạo điều kiện Ban giám hiệu trƣờng Đại học Hùng Vƣơng, Ban chủ nhiệm khoa Kỹ thuật Công nghệ đồng nghiệp khoa Kỹ thuật Công nghệ, Trƣờng Đại học Hùng Vƣơng giúp đỡ tạo điều kiện mặt thời gian, công việc để Tôi học tập, nghiên cứu cách thuận lợi Sau cùng, xin gửi lời cảm ơn sâu sắc đến gia đình Tơi quan tâm, động viên giúp đỡ để Tôi vƣợt qua khó khăn để hồn thành luận án Hà Nội, ngày tháng năm 2021 Tác giả luận án Mai Văn Chung ii MỤC LỤC LỜI CAM ĐOAN i LỜI CẢM ƠN ii MỤC LỤC iii DANH MỤC KÝ HIỆU vi DANH MỤC CHỮ VIẾT TẮT viii DANH MỤC BẢNG x DANH MỤC HÌNH VẼ, ĐỒ THỊ xi MỞ ĐẦU Chƣơng Tổng quan nghịch lƣu đa mức cấu trúc cầu H nối tầng ứng dụng cho hệ truyền động không đồng 1.1 Nghịch lƣu đa mức cấu trúc cầu H nối tầng 1.2 Phƣơng pháp điều khiển mạch vòng dòng điện 1.2.1 Tổng quan phƣơng pháp thiết kế mạch vòng dòng điện 1.2.2 Phƣơng pháp điều chế 10 1.2.3 Phƣơng pháp điều khiển dự báo dòng điện 13 1.2.4 Phát xử lý lỗi nghịch lƣu đa mức xảy lỗi van công suất 16 1.3 Định hƣớng nghiên cứu dự kiến đóng góp luận án 21 1.4 Kết luận 21 Chƣơng Điều khiển nghịch lƣu đa mức cầu H nối tầng dựa điều chế vector không gian 23 2.1 Điều khiển nghịch lƣu đa mức cầu H nối tầng có xét đến lỗi van bán dẫn cấp nguồn cho hệ truyền động theo nguyên lý FOC 23 2.1.1 Cấu trúc hệ truyền động 23 2.1.2 Mơ hình động không đồng ba pha 26 2.2 Phƣơng pháp phát cố hở mạch van bán dẫn 27 2.3 Tổng qt hóa điều chế vector khơng gian cho cho nghịch lƣu đa mức cầu H nối tầng có xét đến tình lỗi van bán dẫn 31 2.3.1 Tổng quát hóa phƣơng pháp điều chế SVM 31 2.3.1.1 Tìm vector điện áp đặt 32 2.3.1.2 Xác định vị trí điện áp đặt 32 2.3.1.3 Hệ số điều chế thứ tự chuyển mạch 38 2.3.1.4 Xác định trạng thái vector chuẩn 42 2.3.1.5 Tổ chức đóng ngắt van bán dẫn 44 iii 2.3.2 Cấu hình lại nghịch lƣu ảnh hƣởng không gian vector điện áp có tình cố hở mạch van bán dẫn 44 2.3.2.1 Cấu hình lại nghịch lƣu bị lỗi 44 2.3.2.2 Ảnh hƣởng lỗi tới không gian vector 45 2.3.3 Những thay đổi thuật toán điều chế SVM cho nghịch lƣu đa mức cầu H nối tầng có xét đến cố hở mạch van bán dẫn 47 2.3.3.1 Tìm vector điện áp đặt 47 2.3.3.2 Trật tự chuyển mạch hệ số điều chế 49 2.3.3.3 Xác định trạng thái khơng lỗi có CMV nhỏ vector chuẩn 49 2.4 Kết mô đánh giá thuật toán đề xuất 51 2.4.1 Tổng quát hóa điều chế điều kiện tối ƣu tần số đóng cắt 51 2.4.2 Phát xử lý lỗi điều kiện tối ƣu điện áp common mode 54 2.4.3 Mô đánh giá hệ truyền động FOC – IM cấp nguồn nghịch lƣu đa mức với kịch khác 59 2.5 Kết luận chƣơng 69 Chƣơng Ứng dụng điều khiển dự báo cho mạch vòng dòng điện nghịch lƣu đa mức cầu H nối tầng 71 3.1 Thiết kế điều khiển dự báo dòng điện cho nghịch lƣu đa mức cầu H nối tầng cấp nguồn hệ truyền động không đồng 71 3.2 Đề xuất hàm mục tiêu bổ sung thành phần triệt tiêu điện áp common mode tối ƣu đóng cắt cho nghịch lƣu đa mức cấu trúc cầu H nối tầng 76 3.2.1 Triệt tiêu điện áp common-mode 76 3.2.2 Tối ƣu số lần đóng cắt van bán dẫn 78 3.2.3 Giảm thiểu khối lƣợng tính tốn hàm mục tiêu 80 3.2.4 Hàm mục tiêu thuật toán MPC cải tiến 81 3.3 Mô kiểm chứng 83 3.3.1 Kết mô với trƣờng hợp khơng có lỗi van bán dẫn 83 3.3.2 Kết mô với trƣờng hợp lỗi van bán dẫn 94 3.4 Kết luận chƣơng 97 Chƣơng Xây dựng hệ thống thực nghiệm 99 4.1 Thực nghiệm thuật toán tổng quát hóa điều chế SVM 99 4.1.1 Điều kiện thực nghiệm 99 4.1.2 Triển khai thuật toán FPGA 100 4.1.3 Kết thực nghiệm 101 iv 4.2 Kết thực nghiệm thuật toán SVM cho CHB – MLI điều kiện lỗi 102 4.2.1 Điều kiện thực nghiệm 102 4.2.2 Triển khai thuật toán FPGA 103 4.2.3 Kết thực nghiệm 104 4.2.3.1 Thuật toán phát lỗi 104 4.2.3.2 Phƣơng pháp điều chế SVM trƣờng hợp có lỗi 105 4.3 Thực nghiệm thuật toán MPC cải tiến tải RL 108 4.3.1 Điều kiện thực nghiệm 108 4.3.2 Triển khai thuật toán FPGA 110 4.3.3 Kết thực nghiệm 111 4.4 Thực nghiệm thuật toán MPC cải tiến nối tải IM 115 4.4.1 Điều kiện thực nghiệm 115 4.4.2 Triển khai thuật toán FPGA 117 4.4.3 Kết thực nghiệm 118 4.5 Kết luận 122 Kết luận kiến nghị 124 DANH MỤC CÁC CƠNG TRÌNH ĐÃ CƠNG BỐ CỦA LUẬN ÁN 126 TÀI LIỆU THAM KHẢO 128 PHỤ LỤC PL-1 Phụ lục Hệ thống thực nghiệm nghịch lƣu 11 mức cầu H nối tầng PL-1 Phụ lục Thiết kế mạch đo phát lỗi PL-3 Phụ lục Mạch đo dòng điện PL-5 Phụ lục Xây dựng thuật toán MPC cải tiến cho nghịch lƣu đa mức cầu H nối tầng nối tải trở cảm mô kiểm chứng PL-7 Phụ lục Chi tiết bƣớc tính tốn tham số động tham số mô PL-17 Phụ lục Kit FPGA Spartan triển khai thuật toán PL-21 Phụ lục Kít FPGA Z7 20 Triển khai thuật tốn ngôn ngữ VHDL tảng FPGA PL-27 Phụ lục Sơ đồ cấu trúc mô Matlab – Simulink PL-42 v DANH MỤC KÝ HIỆU Ký hiệu Đơn vị Ý nghĩa m Số cầu H (modul công suất) pha nghịch lƣu Số mức điện áp tạo nghịch lƣu H A1 , H A2 , H An Tên cầu H pha A thứ đến thứ n H B1 , H B , H Bn Tên cầu H pha B thứ đến thứ n HC1 , HC , HCn Tên cầu H pha C thứ đến thứ n n Vdc (V) Vo _ cellx S A1.k ; S A2.k ; S A3.k ; S A4.k khóa đóng ngắt pha A, cầu thứ k K A1k , K A2k VCMV (V) (V) u AZ , uBZ , uCZ (V) v , v (V) (V1x ,V1 y )(V2 x ,V2 y )(V3 x ,V3 y ) V ,V  x y Điện áp pha A, B, C so với trung tính nguồn Mức điện áp AN, BN, CN k AN , kBN , kCN v ch , v ch Điện áp common - mode Điện áp common – mode chuẩn hóa theo Vdc CMV U AN ,U BN ,UCN Điện áp chiều cell nghịch lƣu Điện áp (phía xoay chiều) cầu H thứ x nghịch lƣu van bán dẫn pha A cầu H thứ k mắc sơ đồ cầu H Điện áp pha pha A, B, C so với trung tính tải Tọa độ vector điện áp đặt hệ trục  Chuẩn hóa đại lƣợng v , v theo Vdc Tên gọi hệ trục tọa độ lệch  Tên gọi chung hệ trục (V1x ,V1 y )(V2 x ,V2 y )(V3 x ,V3 y ) kx , k y Phần nguyên tọa độ vector đặt trục tọa độ (VxVy ) mx , my Phần thập phân tọa độ vector đặt trục tọa độ (VxVy ) vi D1 , D2 loại tam giác eA , eB , eC Tổng số cầu H lỗi pha A,B,C is Vector dòng stator isa , isb , isc A isd , isq Thành phần dòng stator trục d, trục q is , is A mw , mM N.m Thành phần dòng stator trục  , trục  Momen tải, momen động Hệ số trƣợt s , s , r Dòng pha rad/s Vận tốc góc cơ, mạch stator, vận tốc trƣợt  s , r Từ thông stator, từ thông rotor  rd , rq , sd , sd Thành phần trục d , q từ thông rotor, từ thông stator f s , Ts Tần số chu kỳ băm xung s Góc pha từ thơng Lm , Lr , Ls Hỗ cảm, điện cảm rotor, điện cảm stator Lsd , Lsq Điện cảm stator trục d, trục q Rr , Rs Điện trở rotor, stator Ttm Chu kỳ trích mẫu  L R Lo C  id, iq A i∝, iβ A iref A iref_d, iref_d A Hệ số tản toàn phần Cuộn cảm tải Điện trở tải Cuộn cảm nhánh MMC Tụ điện SM Dòng điện chạy qua cuộn cảm hệ tọa độ dq Dòng điện chạy qua cuộn cảm hệ tọa độ ∝β Dòng điện đặt Dòng điện đặt trục d trục q hệ tọa độ dq Điện áp tụ điện Công suất tác dụng Công suất phản kháng Mức điện áp theo điều chế cell VC P Q KHcell H H F V W Var vii Vout_cell Vc_cell Mức điện áp thực tế đo đƣợc cell Mức điện áp thực tế sau chuẩn hóa cell DANH MỤC CHỮ VIẾT TẮT ĐTCS BBĐ CHB FPGA Điện tử công suất Bộ biến đổi Nghịch lƣu đa mức cầu H nối tầng Gate Mảng cổng lập trình đƣợc Cascaded H -Bridge Field Programmable Array HB H-Bridge DSP Digital Signal Processor FACTS Flexible AC Transmission System FC Flying Capacitor IGBT Insulated Gate Bipolar Transistor PV Photovoltaic NPC Neutral –point converter MPC Model Predictive Control FCS Finite Control Set PLL Phase Locked Loop PWM Pulse Width Modulation MMC Modular multilevel Converter STATCOM Static Synchronous Compensator FOC Flux oriented control THD Total Harmonic Distortion NLM Nearest Level Modulation SVM Space Vector Modulation PS-PWM Phase Shift Carrier Based Modulation LS-PWM Level Shift Carrier Based Modulation IPD In Phase Disposition POD Phase Opposite Disposition Cầu H Xử lý tín hiệu số Hệ thống truyền tải xoay chiều linh hoạt Tụ bay Van IGBT Điện mặt trời Bộ biến đổi đa mức trung tính chốt Điều khiển dựa dự báo mơ hình Tập điều khiển hữu hạn Vịng khóa pha Điều chế độ rộng xung Bộ biến đổi đa mức cấu trúc module Thiết bị bù đồng tĩnh Điều khiển tựa theo từ thơng Tổng méo sóng hài Điều chế mức gần Điều chế vector không gian Điều chế theo sóng mang dạng dịch pha Điều chế theo sóng mang dạng dịch mức Sóng mang pha Sóng mang đối xứng qua trục thời gian viii APOD CSPK Alternative Phase Opposite Sóng mang ngƣợc pha hai sóng Disposition mang kề nhau, dịch góc 180o Cơng suất phản kháng ix DANH MỤC BẢNG Bảng 1 So sánh số linh kiện pha cấu trúc NLĐM Bảng KHcellx, Vout_cellx,trạng thái đóng cắt van Vc_cellx cầu H thứ x 29 Bảng 2 Xác định sector chứa điện áp đặt 36 Bảng Quá trình chuyển mạch cho sector I, III, V (mx  my  mo ) 40 Bảng Quá trình chuyển mạch sector II, IV, VI (mx  my  mo ) 41 Bảng Xác định trạng thái vector chuẩn (k0  kx  k y ) 44 Bảng Vị trí vector không gian bị ảnh hƣởng cầu H bị lỗi 46 Bảng Chuyển mạch cho tất sector phƣơng pháp SVM cải tiến 49 Bảng Ma trận chuyển đổi trạng thái vector chuẩn 50 Bảng Kịch lỗi 54 Bảng 10 So sáng kết thuật tốn có với thuật toán phát lỗi đề xuất 56 Bảng 11 Kết mô sử dụng SVM cải tiến 58 Bảng 12 So sánh thuật tốn đề xuất với thuật tốn có 58 Bảng 13 Kịch mô tải động 59 Bảng 14 Thống kê mức giảm điện áp 59 Bảng 15 Tốc độ động 62 Bảng 16 Điện áp Common - mode hai trƣờng hợp 68 Bảng 17 Mức trạng thái pha theo kịch mô 68 Bảng 18 Thông số mô thuật toán SVM tổng quát 20 Bảng Bảng trạng thái đóng cắt 79 Bảng Giá trị đặt điều khiển PI 84 Bảng 3 Giá trị trọng số giai đoạn khảo sát 84 Bảng Khảo sát số lần chuyển mức điện áp pha A 88 Bảng 5.Giá trị momen tải 88 Bảng Khảo sát số lần chuyển mức điện áp pha A 89 Bảng Thông số mô thực nghiệm 109 Bảng Giá trị biên độ dòng điện đặt 110 Bảng Giá trị trọng số giai đoạn khảo sát 110 Bảng 4 Thông số động mô 116 Bảng Kịch mơ điều khiển dịng điện 116 x Phụ lục Chi tiết bước tính tốn tham số động tham số mơ * Tính tốn tham số động Trình Tính giá trị dịng tạo từ thông Isd PN  3UI cos  2 (i.1) IˆN  I N  IˆsdN  IˆsqN IˆsdN  I N  cos  Tính giá trị dịng tạo momen Isq (i.2) IˆsqN  I N2  IˆsdN Tính tần số roto  rN  2  f N   z p nN   (i.3) 60  Tính số thời gian Tr IˆsqN w Iˆ Tr  (i.4) rN sdN Tính điện kháng tản X  = wsδLs  Iˆ X    sin   cos sdN  IˆsqN   U  N (i.5)  3I N  Tính điện kháng Xh Xh  2U N  X  (i.6) 3Iˆ sdN Tính điện trở stato Rs Rs  Rr  w rN IˆsdN X h (i.7) 2 f N IˆsqN Tính hệ số tản tồn phần   X (i.8) Xh Tính số thời gian stato Ts Ts  Xh Ls (i.9)  Rs 2 f N Rs * Tham số mô phương pháp điều SVM tổng quát: Bảng I Thông số mô thuật toán SVM tổng quát Giá trị điện áp DC cell Tần số đóng cắt Chu kỳ trích mẫu Tải Vdc  620V f rc  1500Hz Ttm  5 s R= 10 ohm PL-17 Tham số mô cho thuật tốn phát lỗi Bảng I Thơng số CHB-MLI 11 mức Thông số Giá trị Vdc 40V Vref 185V Tần số 50Hz Tải trở R 50Ω Tải cảm L 4mH Bảng I thể giá trị đếm thuật toán Với bƣớc đếm nhƣ trên, sau 50µs giá trị đếm T1 T2 thay đổi Giá trị CT1 CT2 20 40, tƣờng ứng với thời gian 1ms 2ms Nghĩa bắt đầu có lỗi hở mạch, T1 đếm đến giá trị CT1, lỗi hở mạch đƣợc phát sau 1ms Bộ đếm T2 đếm reset hệ thống sau 2ms Bảng I Thơng số đếm thuật tốn Thông số CT1 CT2 Bƣớc đếm Giá trị 20 40 50µs * Phương pháp điều khiển FOC cho động không đồng Mô CHB – MLI với thuật toán phá xử lý lỗi cấp nguồn cho hệ truyền động FOC – IM đƣợc xây dựng vơi điều kiện mô đƣợc xây dựng nhƣ sau: Bảng I Thơng số phía nghịch lưu chu kỳ trích mẫu Điện áp DC cầu H Vdc  620V Tần số đóng cắt frc  2500Hz Dead time Tdead _ time  3 s Các điều khiển: tốc độ, từ thơng, dịng điện đƣợc thiết kế đảm bảo phục vụ yêu câu mô kiểm chứng Tải đƣợc sử dụng tải quạt gió, nguồn cấp cho động đƣợc cung cấp từ nghịch lƣu 11 mức kiểu cầu H nối tầng phƣơng pháp điều chế vector khơng gian có xét đến điện áp Common- Mode PL-18 Bảng I Thông số ghi nhãn động Công suất danh định PN  1119kW Điện áp danh định U N  3300V Hệ số công suất cos   0.87 Tốc độ quay nN  1470 vòng/phút Số cặp cực p2 Hiệu suất H  0.948 Tần số danh định f N  50Hz Momen quán tính J  10(kg.m2 ) Trƣớc tiến hành mô phỏng, cần phải tham số hóa thơng số nhãn máy để cài đặt cho điều khiển dòng stator, tốc độ quay nhƣ điều khiển từ thơng roto Sử dụng cơng thức tính gần tài liệu “Điều khiển vector truyền động điện xoay chiều ba pha” tác giả GS.TSKH Nguyễn Phùng Quang để tính toán gần tham số động phục vụ trình điều khiển mơ hình hóa Sau hiệu chỉnh ta thu đƣợc kết nhƣ Bảng I Bảng I Một số giá trị tính tốn từ nhãn động Dòng điện định mức I N  237.37 A Momen quay danh định M N  6890 Nm Giá trị dịng tạo từ thơng I sdN  121A Giá trị dòng tạo momen quay I sqN  313 A Hằng số thời gian rotor Tr  0.4117 Điện kháng tản X   1.7793 Điện kháng X h  20.4822 Điện trở stator rotor Rs  Rr  0.1584 Hệ số tản toàn phần Hằng số thời gian stator   0.0869 Ts  0.1894 Với tải quạt gió có đặc tính nhƣ sau: Mc  MN n nN 2 46 Với M N  6890 Nm ; nN  1470 (vòng/phút) Nên M c  3, 2.103.n PL-19 Giá trị thông số điều khiển Bảng I Giá trị điều khiển Bộ điều khiển Giá trị Bộ điều khiển dòng điện PI = 40 II = 5000 P  10 Bộ điều khiển từ thông I  200 Pw = Iw = 100 Bộ điều khiển tốc độ Thông số kịch mô cho SVM tổng quát Bảng 18 Thông số mơ thuật tốn SVM tổng qt Giá trị điện áp DC cell Tần số đóng cắt Chu kỳ trích mẫu Tải Vdc  620V f rc  1500Hz Ttm  5 s R= 10 ohm PL-20 Phụ lục Kit FPGA Spartan triển khai thuật toán PL 5.1 Kit phát triển Spartan Xilinx a) Giới thiệu Kit Spartan6 AX516 đƣợc thiết kế sản xuất ALINX, sử dụng chip FPGA XC6SLX16-2CSG324, có chứa 14579 tế bào logic, 32 khối DSP48, 18224 FlipFlop, 576Kb RAM… Hình I 24 Kit phát triển FPGA Spartan Xilinx Kit có 40 cổng I/O, có chân nguồn 34 chân liệu, thuận tiện cho ngƣời lập trình Hình I 25 Sơ đồ I/O kit Spartan Xilinx PL-21 Ngoài ra, kit cịn đƣợc tích hợp nhiều module chức khác nhƣ: cổng truyền thông Ethernet, USB, UART, VGA, module thời gian DS1302, đầu đọc thẻ nhớ SD, module camera,… b) Cơng cụ lập trình Toolbox System Generator for DSP Matlab/Simulink System Generator công cụ thiết kế hệ thống giúp cho việc thiết kế ứng dụng phần cứng FPGA mơ Simulink Nó đƣợc sử dụng giống nhƣ khối Simulink thông thƣờng, cung cấp khối tính tốn tốn học, logic, nhớ, khối DSP,… để xây dựng hệ thống xử lý tín hiệu phức tạp Bộ cơng cụ cho phép lập trình FPGA giao diện khối cách trực quan, dễ sử dụng, khả mơ hình hóa cao Chức toolbox : - Mơ chƣơng trình FPGA trực tiếp Simulink - Kết nối mô trực tiếp kit phát triển với Mathlab/Simulink (Hardware Co-Simulation) - Dịch file mô sang ngôn ngữ VHDL, phục vụ cho lập trình FPGA ISE Xilinx Toolbox gồm hai thành phần : Xilinx Blockset Xilinx Reference Blockset PL-22 Hình I 26 Thư viện Xilinx Blockset c Mạch giao diện phân phối xung Mạch gồm 15 cổng chia cho pha, pha cổng phát xung cho cầu H với 11 mức Mạch kết nối với kit FPGA qua conector 40 chân Hình I 27 Mạch giao diện phân phối xung từ FPGA đến mạch điều khiển PL 5.2 Lập trình FPGA cho ứng dụng nghịch lưu đa mức Việc lập trình FPGA Toolbox System Generator for DSP Matlab/Simulink giúp việc triển khai thuật toán SVM cho nghịch lƣu pha 11 mức FPGA trở nên dễ dàng, trực quan thơng qua lập trình khối Xilinx Simulink PL-23 Hình I 28 Sơ đồ khối điều chế vector khơng gian Các khối chức chính: - Khối phase: tạo tín hiệu tạo điện áp sin chuẩn pha với tần số f=50 Hz Hình I 29 Khối tạo tín hiệu sin đặt - Khối alpha-beta: chuyển tọa độ abc tọa độ αβ Hình I 30 Khối chuyển hệ tọa độ PL-24 - Khối xác định vị trí vecto chuẩn Hình I 31 Khối xác định vị trí vector chuẩn - Khối tính tốn thời gian điều chế Hình I 32 Khối tính tốn thời gian điều chế - Khối tính tốn trạng thái đóng cắt ba pha Hình I 33 Khối tính tốn trạng thái đóng cắt pha PL-25 - Khối phát xung đến cầu H ba pha Hình I 34 Khối phát xung đến cầu H PL-26 Phụ lục Kít FPGA Z7 20 Triển khai thuật tốn ngơn ngữ VHDL tảng FPGA PL7.1 Kít FPGA Z7 20 FPGA (Field Programable Gate Aray) công nghệ vi mạch tích hợp khả trình sử dụng cấu trúc mảng phần tử logic mà ngƣời dùng lập trình đƣợc Thuật ngữ Field Programmable trình tái cấu trúc IC đƣợc thực ngƣời dùng cuối, điều kiện thơng thƣờng, hay nói cách khác ngƣời kỹ sƣ lập trình IC dễ dàng thực hóa thiết kế sử dụng FPGA mà khơng lệ thuộc vào quy trình sản xuất hay cấu trúc phần cứng phức tạp nhà máy bán dẫn Đây đặc điểm làm FPGA trở thành công nghệ mang lại thay đổi lớn lao kĩ thuật điện tử số đại Công nghệ FPGA giải vấn đề đòi hỏi nghịch lƣu đa mức u cầu tính tốn phức tạp; phƣơng pháp điều khiển MPC biến đổi NLĐM đặt chƣơng - Tốc độ tính toán FPGA cao cấu trúc phần cứng cho phép thực phép tính song song q trình song song, từ xử lý đƣợc u cầu khối lƣợng tính tốn lớn thời gian ngắn phƣơng pháp MPC - Nhờ khả tái cấu trúc cách linh hoạt tùy vào mục đích sử dụng ngƣời dùng, FPGA có khả cung cấp số lƣợng lớn kênh PWM cho số lƣợng van bán dẫn tăng cao tăng số mức NLĐM  Một số ƣu điểm kit Zybo Z7-20: - Bộ nhớ 1G DDR3L 32 bit với tần số 1066MHz, kênh DMA cổng Slave AXI3 hiệu suất cao - Kết nối ngoại vi băng thông cao: Ethernet 1G, USB 2.0, SDIO - Kết nối với ngoại vi băng thông thấp: SPI, UART, CAN I2C - Có thể lập trình qua cổng JTAG, flash Quad- SPI 16MB thẻ micro SD - Bộ xử lý lõi kép Cortex- A9 tần số hoạt động 667 MHz - Nhân FPGA Artix- logic khả trình PL-27 Hình I 35 Kit Zybo Z7-20  Các thơng số kĩ thuật nhân FPGA Artix-7: - ADC on- chip với tần số trích mẫu MSPS on- chip - 53 200 khối Look-up Table( LUTs) - 106 400 khối logic flip-flops - Bộ nhớ RAM 630 KB - cổng vào Pmod - xung nhịp clock hoạt động  Cấu trúc vi điều khiển Hình I 36 Cấu trúc chip XC7Z020 kit FPGA Zybo Z7-20 PL-28 PL 7.2 Thiết kế phương pháp điều khiển FCS- MPC tảng FPGA Chƣơng trình điều khiển thiết kế vào FPGA đƣợc chia thành khối nhỏ, khối chuyên biệt chức năng, hay thực tính tốn Các khối chức đƣợc lập trình thành mạch phần cứng hay RTL – Module sử dụng ngôn ngữ VHDL Các RTL – Module có thiết kế chức giống với khối MATLAB-Function MATLAB-Siumlink Minh họa RTL – Module Vivado Hình I 37 RTL Module Mỗi RTL – Module có chức riêng biệt hoạt động theo kiến trúc đƣờng ống (pipelined structure), mô tả cấu trúc chung RTL – Module bao gồm có: - Clk: xung nhịp clock hoạt động cho RTL – Module - Reset: reset = giá trị tính tốn RTL – Module đƣa khởi tạo - start: start = đồng nghĩa với việc khối RTL – Module tạo tín hiệu cho phép q trình tính tốn khối đƣợc thực Tín hiệu start set lên chu kỳ clk sau nhận mức logic 0, khối RTL – Module đƣợc phép tính tốn vài chu kỳ quy định tùy mục đích ngƣời dùng - Datain, dataout: đƣờng liệu đầu vào, đầu khối - Done: Khi khối RTL – Module hoàn thành chu kỳ tính tốn, tín hiệu done đồng nghĩa với việc khối RTL – Module dừng hoạt động có tín hiệu start = Giống nhƣ start, done đƣợc set lên chu kỳ clk sau nhận mức logic 0, đồng thời tín hiệu done RTL – Module trƣớc tín hiệu start RTL – Module tính tốn Việc sử dụng tín hiệu start done giúp tránh đƣợc lan truyền liệu sai giảm đƣợc cơng suất tiêu thụ FPGA Các thuật tốn đƣợc xây dựng với biến tham số dạng số thực, việc tính tốn với số thực tốn nhiều tài ngun thời gian tính tốn lớn biến tham số thuật toán đƣợc đƣa dạng số nguyên nhƣng độ phép tốn đƣợc đảm bảo PL-29 Ví dụ, số thực 1.2 đƣợc nhân với 216: 1.2*216 = 78643.2, số 78643.2 bỏ phần thập phân (0.2) lấy phần nguyên (78643) để đƣa vào tính tốn FPGA Ví dụ phép tính x = 1.2 + 2.1=3.3 đƣợc thực FPGA nhƣ sau: x’= 78643 +137625 = 216268 Để chuyển x’ giá thực cần chia cho 216: ta thu đƣợc x = x’ /216 = 3.29999 3.3 PL 7.3 Minh họa mã nguồn số modul lâp trình FPGA Z7 20 Hình I 38 Sơ đồ triển khai thuật toán điều chế SVM phát xử lý lỗi Hình I 39 Module tính tốn chuyển hệ tọa độ abc-αβ  Minh họa mã nguồn module tính tốn chuyển hệ tọa độ abc-αβ: - Company: Engineer: Create Date: 11/18/2019 11:07:40 PM Design Name: Module Name: ABCtoAlBeta - Behavioral Project Name: Target Devices: Tool Versions: Description: Dependencies: Revision: Revision 0.01 - File Created Additional Comments: -library IEEE; PL-30 use IEEE.STD_LOGIC_1164.ALL; Uncomment the following library declaration if using arithmetic functions with Signed or Unsigned values use IEEE.NUMERIC_STD.ALL; Uncomment the following library declaration if instantiating any Xilinx leaf cells in this code library UNISIM; use UNISIM.VComponents.all; entity ABCtoAlBeta is Port ( Clk : IN std_logic; reset: IN std_logic; Init:IN std_logic; i_a : IN std_logic_vector(24 DOWNTO 0); ufix12_En12 i_b : IN std_logic_vector(24 DOWNTO 0); ufix12_En12 Done: OUT std_logic; i_s_a: OUT std_logic_vector(24 DOWNTO 0); sfix16_En15 i_s_b: OUT std_logic_vector(24 DOWNTO 0)); sfix16_En15 end ABCtoAlBeta; -architecture Behavioral of ABCtoAlBeta is SIGNAL enb: std_logic := '0'; SIGNAL ValidChain: STD_LOGIC_VECTOR (2 downto 0) := "000"; SIGNAL i_a_signed: signed(24 DOWNTO 0):=(others =>'0'); SIGNAL i_b_signed: signed(24 DOWNTO 0):=(others =>'0'); SIGNAL A1:signed(17 DOWNTO 0):= to_signed(37837,18); 1/sqrt(3) SIGNAL tmp_1: signed(26 DOWNTO 0):=(others =>'0'); SIGNAL tmp_2: signed(26 DOWNTO 0):=(others =>'0'); SIGNAL tmp_3: signed(26 DOWNTO 0):=(others =>'0'); SIGNAL tmp_4: signed(26 DOWNTO 0) := (others =>'0'); SIGNAL tmp_5: signed(44 DOWNTO 0) := (others =>'0'); SIGNAL tmp_6: signed(24 DOWNTO 0) := (others =>'0'); BEGIN PROCESS (clk,reset) BEGIN IF clk'EVENT AND clk = '1' THEN IF reset = '0' THEN i_a_signed '0'); i_b_signed '0'); ELSE IF (Init = '1') THEN i_a_signed