L ỜI CẢM ƠN
2.4. Kết quả mô phỏng và đánh giá các thuật toán đề xuất
2.4.1. Tổng quát hóa điều chế trong điều kiện tối ưu tần sốđóng cắt
Kịch bản mô phỏng
Mô phỏng này đƣợc thực hiện nhằm kiểm chứng thuật toán khái quát hóa điều chế SVM cho CHB – MLI đã đề xuất. Với mong muốn nghịch lƣu làm việc ở dải điện áp trung thế (6 kV) và mỗi cell cầu H chịu điện áp dƣới 1 kV, mô phỏng đƣợc thực hiện với bộ biến đổi 11 mức cầu H nối tầng. Mạch tạo xung cần nhập vào số mức yêu cầu là 11, mạch lực sẽ xây dựng cho phù hợp với 5 cầu H đơn ở mỗi pha.
Mô phỏng hệ thống trong thời gian 0.5s, trong mỗi khoảng 0,1s lƣợng đặt điện áp ra theo biên độđiện áp tƣơng ứng là (2, 4, 6, 8, 10)x Udc/ 2. Do đó điện áp đầu ra
52 tƣơng ứng với lƣợng đặt của sơ đồ nghịch lƣu tƣơng đƣơng 3 mức, 5 mức, 7 mức, 9 mức, 11 mức. Bằng cách này sẽ kiểm tra hoạt động của thuật toán điều chế trong toàn bộ dải làm việc. Các thông số, điều kiện mô phỏng đƣợc trình bày ở Phụ lục 5.
Kết quả mô phỏng và nhận xét
Hình 2. 24 thể hiện dạng điện áp pha UAN có dạng mức khác nhau theo yêu cầu, cụ thể: với số mức nhập vào là 11 của mạch tạo xung thì điện áp ra của nghịch lƣu đúng là 11 mức (trong khoảng 0,4 – 0,5s). Bên cạnh đó, khi thay đổi lƣợt đặt đầu vào của nghịch lƣu đa mức đã có thể tạo ra mức điện áp khác nhau, cụ thể: dạng 3 mức từ 0 – 0,1s, 5 mức từ 0,1 – 0.2s, 7 mức từ 0,3 - 0,4s, 9 mức từ 0,3 - 0,4s. Bên cạnh đó, với cách xây dựng của thuật toán SVM đề xuất đã đảm bảo đƣợc việc tối ƣu chuyển mạch van bán dẫn.
53
Hình 2. 25. Hình ảnh dạng điện áp trên tải
54
Hình 2. 25, Hình 2. 26 thể hiện dạng điện áp đầu ra trên tải và điện áp dây của nghịch lƣu đa mức. Nhận thấy rằng, điện áp trên tải có dạng hình sin, ba pha đối xứng và cân bằng. Với lƣợng đặt đầu vào thay đổi, điện áp ra trên tải cũng thay đổi tƣơng ứng. Điện áp dây đảm bảo cân bằng và có độ lớn thay đổi tƣơng ứng với lƣợng đặt đầu vào và số mức của điện áp ra trên mỗi pha.
Từ kết quảđã phân tích ở trên có thể nhận xét: luận án đã xây dựng thành công
thuật toán SVM tổng quát cho CHB – MLI trong điều kiện tối ưu tần số đóng cắt van bán dẫn. Đây là cơ sở quan trọng cho việc xây dựng phương pháp điều chế
SVM trong tình huống sự cố van bán dẫn. Những kết luận trên được so sánh với các
phương pháp khác thể hiện rõ ưu điểm của đề xuất như Bảng 2.12.
2.4.2. Phát hiện và xử lý lỗi trong điều kiện tối ưu điện áp common mode.
Kịch bản mô phỏng
Để kiểm chứng thuật toán phát hiện lỗi và phƣơng pháp điều chế SVM khi xét tới sự cố hở mạch, hệ thống CBH-MLI 11 mức với tải RL đƣợc mô phỏng trên phần mềm Matlab Simulink. Theo kịch bản mô phỏng các trƣờng hợp lỗi đƣợc thể hiện trong Bảng 2.10 trƣớc thời điểm 0.1s, hệ thống bình thƣờng. Từ 0.1s đến 0.2s, van S1 của cầu HA3 bị hở mạch. Từ 0.2s đến 0.3s, van S3 trên các cầu HB1; HB3 và HB5 đồng loạt gặp sự cố. Các tham số mô phỏng thể hiện nhƣ Phụ lục 5 Bảng 2. 9. Kịch bản lỗi. Thời gian Pha có cầu lỗi A B C 0-0.1s 0 0 0 0.1-0.2s HA3 0 0 0.2-0.3s HA3 HB1, HB3, HB5 0 Kết quả mô phỏngvà nhận xét
* Kết quả mô phỏng thuật toán phát hiện lỗi.
Xét cầu HA3, khi không có lỗi, các tín hiệu Vc_cellHA3 , KHcellHA3 , T1, T2, fault signal đƣợc mô tảnhƣ Hình 2. 27. Do có deadtime nên tồn tại Tdelay, nhƣng giá trị không vƣợt quá CT1 nên không xuất hiện lỗi giả, tín hiệu fault signal bằng 0. Ở những thời điểm khác, Vc_cellx bằng KHcellx nên T1 không đếm, luôn nhận giá trị 0. Khi có lỗi giả định, dạng các tín hiệu đƣợc mô tả nhƣ Hình 2. 28. Sau thời điểm 0.1s, van S1 của cầu HA3 gặp sự cố hở mạch. T1 đếm tới 20, vƣợt qua ngƣỡng CT1, tín hiệu fault singal đƣợc đặt lên 1 và lỗi đƣợc phát hiện sau 1ms.
Bảng 2. 10 thể hiện so sánh kết quả phát hiện lỗi của các thuật toán đã có với thuật toán đề xuất. Từ kết quả Bảng 2. 10 cho thấy thuật toán đề xuất có phƣơng pháp thực hiện đơn giản, khảnăng module hóa cáo cho phép dễ dàng triển khai mở
55 rộng đến mức mong muốn, không yêu cầu cao về mạch đo (cho phép sai số đến 50% điện áp đo trên cầu H), thời gian phát hiện lỗi của thuật toán đề xuất là 1ms nhanh hơn các thuật toán đã có
Thuật toán phát hiện vị trí sự cốđảm bảo yêu cầu: chính xác; nhanh (1ms); thuật
toán đơn giản, dễ dàng lập trình trên các chip xử lý; mạch đo không phức tạp, dễ
thiết kế, giảm chi phí linh kiện vật tư.
0.089 0.09 0.091 0.092 0.089 0.09 0.091 0.092 0.093 0.089 0.09 0.091 0.092 0.093 T1 T2 Tdelay Fault signal 35 45 0 10 20 30 0 0.5 1 -1 0 1 -1 0 1 40 KHcellHA3 Vc_cellHA3 KHcellHA3 Vc_cellHA3
Hình 2. 27. Dạng tín hiệu Vc_cellHA3 , KHcellHA3 , T1, T2, fault signal của cầu HA3 trong
trường hợp không có lỗi.
0.1 0.101 0.102 0.103
Fault signal
Bình thƣờng Lỗi Phát hiện lỗi
0.099 0 0.5 1 T1 T2 0 10 20 30 40 -1 0 1 -1 1 0 1ms
Hình 2. 28. Dạng tín hiệu Vc_cellHA3 , KHcellHA3 , T1, T2, fault signal của cầu HA3 trong
76 áp không gian và giới hạn giá trị điện áp đặt khi có lỗi nhƣ Mục 2.3.3; giới hạn giá trị tốc độ giới hạn của động cơ khi lỗi nhƣ Mục 2.1.
Trong điều kiện lý tƣởng, thời gian tính toán hàm mục tiêu để lựa chọn vector điện áp đƣợc coi là rất nhỏ so với chu kỳ trích mẫu T . Trên thực tế, vi xử lý cần một khoảng thời gian đáng kể để tính toán. Hình 3. 3 minh họa giản đồ thời gian làm việc của bộ điều khiển dự báo khi triển khai thực tế. Thời gian tính toán càng lớn thì chất lƣợng của bộ điều khiển càng giảm. Do đó, luôn phải đảm bảo yêu cầu về thời gian tính toán là nhỏ nhất có thể để bộ điều khiển đạt đƣợc chất lƣợng tốt nhất. kT (k+1)T (k+2)T t i i* ip T ttính toán
Hình 3. 3. Giản đồ thời gian làm việc của bộđiều khiển dự báo.
Từ những phân tích trên thấy rằng, với bộ điều khiển dự báo dòng điện thông
thường và hàm mục tiêu ở (3.5) chưa giải quyết được vấn đề đặt ra của nghịch lưu
đa mức cầu H nối tầng là triệt tiêu điện áp common mode, tối ưu tần số đóng cắt.
Bên cạnh đó, khối lượng tính toán quá lớn khi thiết kế với nghịch lưu mức cao sẽ
làm cho thời gian tính toán tăng lên qua đó ảnh hưởng chất lượng bộ điều khiển. Do vậy, Trong nghiên cứu này, luận án sẽđề xuất hàm mục tiêu có bổ sung thành phần triệt tiêu điện áp common mode, tối ưu đóng cắt van bán dẫn và giảm khối
lượng tính toán của hàm mục tiêu được trình bày cụ thểở phần dưới đây.
3.2. Đề xuất hàm mục tiêu bổ sung thành phần triệt tiêu điện áp common mode và tối ưu đóng cắt cho nghịch lưuđa mức cấu trúc cầu H nối tầng mode và tối ưu đóng cắt cho nghịch lưuđa mức cấu trúc cầu H nối tầng 3.2.1. Triệt tiêu điện áp common-mode
Điện áp common-mode đƣợc định nghĩa là chênh lệch điện thế giữa điểm trung tính của tải và điểm trung tính của bộ nghịch lƣu, đƣợc xác định theo phƣơng trình (2.18). Nhƣ đã đề cập trong [1], [63], [85] điện áp này gây ra ảnh hƣởng xấu tới hoạt động của thiết bị. Do đó, vấn đề triệt tiêu điện áp common mode là rất quan trọng, đặc biệt trong các các hệ thống điện áp cao và công suất lớn.
77 Thông thƣờng, điện áp common mode sẽ đƣợc kiểm soát bởi khâu điều chế độ rộng xung cho bộ nghịch lƣu. Đặc biệt, với kỹ thuật điều chế SVM thay đổi là chỉ lựa chọn các vector điện áp có điện áp common mode bằng không sẽ cho phép triệt tiêu đƣợc thành phần điện áp common mode [27]. Tuy nhiên, có thể dễ dàng nhận thấy rằng, kỹ thuật điều chế này chỉ có thể thực hiện với nghịch lƣu đa mức mà nghịch lƣu nguồn áp ba pha thông thƣờng không thể thực hiện đƣợc. Theo Hình 3. 4 với nghịch lƣu 5 mức, những vector chuẩn có CMV bằng không đƣợc ký hiệu thêm bởi những vòng tròn màu xanh sẽ đƣợc lựa chọn để điều chế. Ví dụ, vector điện áp V19 có hai trạng thái của mạch nghịch lƣu là (1;-2;-2) và (2;-1;-1). Trong kỹ thuật điều chế này, trạng thái mạch nghịch lƣu (2;-1;-1) có điện áp common mode bằng không sẽđƣợc lựa chọn để tạo ra vector điện áp chuẩn.
Đối với phƣơng pháp điều khiển FCS - MPC có cấu trúc nhƣ Hình 3.1, khâu điều chế độ rộng xung đƣợc ẩn đi. Vì thế, việc triệt tiêu điện áp common mode là chƣa đƣợc thực hiện khi áp dụng cho nghịch lƣu đa mức cầu H nối tầng. Do đó, để xử lý vấn đề tối ƣu điện áp common-mode, cần phải bổ sung thêm thành phần này trong mục tiêu của bộ điều khiển dự báo. Phƣơng trình (3.12) thực hiện vai trò triệt tiêu điện áp common mode của bộđiều khiển dựbáo dòng điện.
1 ZN dc v k g V (3. 12)
78 19 V (1;-2;-2) (2;-1;-1)
Hình 3. 4. Minh họa vector chuẩn có mức trạng thái có CMV=0 của nghịch lưu 5 mức cấu trúc cầu H nối tầng
Với việc phƣơng trình (3.12) đƣợc bổ sung trong việc tối ƣu hóa hàm mục tiêu của bộ điều khiển dự báo, vector điện áp dự báo cho chu kỳ tiếp theo sẽ là vector thỏa mãn đồng thời sai lệch dòng điện cho phép và có điện áp common mode nhỏ nhất. Tƣơng tự nhƣkhi có khâu điều chế, khi muốn triệt tiêu điện áp common mode thì bộ điều khiển dự báo dòng điện chỉ lựa chọn các vector điện áp có common mode bằng không.
Khi xây dựng vector điện áp không gian cho nghịch lƣu đa mức, với yêu cầu về triệt tiêu điện áp common mode, vector điện áp chuẩn sẽđƣợc xác định từ trạng thái của mạch nghịch lƣucó điện áp common mode nhỏ nhất. Việc xác định vector điện áp chuẩn này đã đƣợc trình bay tại chƣơng 2. Ví dụ, với nghịch lƣu 11 mức cấu trúc cầu H nối tầng sẽ lựa chọn đƣợc 331 vector điện áp chuẩn từ 1331 trạng thái của mạch nghịch lƣu thể hiện nhƣ trên Hình 1.6.
3.2.2. Tối ưu số lần đóng cắt van bán dẫn
Tƣơng tự nhƣ việc triệt tiêu điện áp common mode, tối ƣu tần số đóng van bán dẫn cũng sẽđƣợc kiểm soát bởi khâu điều chếđộ rộng xung cho bộ nghịch lƣu. Đối với phƣơng pháp điều khiển FCS - MPC có cấu trúc nhƣ Hình 3.1, khâu điều chếđộ rộng xung đƣợc ẩn đi. Vì thế, việc tối ƣu tần sốđóng cắt van bán dẫn là chƣa đƣợc
79 thực hiện khi áp dụng cho nghịch lƣu đa mức cầu H nối tầng. Theo nguyên lý điều khiển FCS – MPC, vector điện áp đƣợc chọn có thể là bất kỳ vector nào, miễn là thỏa mãn hàm mục tiêu theo phƣơng trình (3.11). Do đó, số lần đóng cắt của van bán dẫn có thể rất lớn. Điều này làm tăng tổn hao trên hệ thống do việc đóng cắt van gây ra. Đặc biệt, với bộ điều khiển dự báo dòng điện yêu cầu tần số trích mẫu cao trong khoảng10 100 s[49]. Để kiểm soát số lần đóng cắt của van bán dẫn, cần phải coi đây là một mục tiêu trong bộ điều khiển dự báo dòng điện. Tối ƣu số lần đóng cắt van bán dẫn đƣợc đƣa ra bởi phƣơng trình (3.13).
2 A A 1 B B 1 C C 1
g k k k k k k k k k k k k (3. 13)
Trong đó, S S SA, B, C là mức điện áp đầu ra ba pha A B C, , của nghịch lƣu.
Với việc phƣơng trình (3. 13) đƣợc bổ sung để tối ƣu hóa hàm mục tiêu của bộ điều khiển dựbáo, vector điện áp dự báo cho chu kỳ tiếp theo sẽ là vector thỏa mãn đồng thời sai lệch dòng điện cho phép và số lần thay đổi mức trên mỗi pha là nhỏ nhất. Nhƣ vậy, bản chất phƣơng trình (3. 13) là để xác định thay đổi mức trên mỗi pha giữa hai chu kỳ trích mẫu liên tiếp. Tuy nhiên, nghịch lƣu đa mức cấu trúc cầu H nối tầng, với một mức điện áp trên mỗi pha sẽ có nhiều cách sắp xếp mức của từng cầu H đơn khác nhau. Do đó, để có thể tối ƣu số lần đóng cắt làm việc hiệu quả, tƣơng ứng với mỗi mức điện áp pha, cần giữ cố định cách lựa chọn số lƣợng cầu H tham gia điều chế cũng nhƣ cách lựa chọn van đóng cắt. Cách lựa chọn van chi tiết cho từng mức điện áp mỗi pha đƣợc thể hiện trong Bảng 3. 1.
Bảng 3. 1. Bảng trạng thái đóng cắt. x k SxiSxi,1;Sxi,3 1 1,1; 1,3 x x x S S S Sx2Sx2,1;Sx2,3 Sx3Sx3,1;Sx3,3 Sx4Sx4,1;Sx4,3 Sx5Sx5,1;Sx5,3 +5 1(1;0) 1(1;0) 1(1;0) 1(1;0) 1(1;0) +4 1(1;0) 1(1;0) 1(1;0) 1(1;0) 0(0;0) +3 1(1;0) 1(1;0) 1(1;0) 0(0;0) 0(0;0) +2 1(1;0) 1(1;0) 0(0;0) 0(0;0) 0(0;0) +1 1(1;0) 0(0;0) 0(0;0) 0(0;0) 0(0;0) 0 0(0;0) 0(0;0) 0(0;0) 0(0;0) 0(0;0) -1 0(0;0) 0(0;0) 0(0;0) 0(0;0) -1(0;1) -2 0(0;0) 0(0;0) 0(0;0) -1(0;1) -1(0;1) -3 0(0;0) 0(0;0) -1(0;1) -1(0;1) -1(0;1) -4 0(0;0) -1(0;1) -1(0;1) -1(0;1) -1(0;1) -5 -1(0;1) -1(0;1) -1(0;1) -1(0;1) -1(0;1)
80 Trong Bảng 3. 1, biến xa b c, , biểu thị cho tên pha, i 1 5 biểu thị cho số thứ tự của cầu H trong pha x, Sxi,1;Sxi,3 là trạng thái của van 1 và 3 trong cầu H thứ i
của pha x, Sxi là mức điện áp đầu ra của cầu H thứ i của pha x, Sx là mức điện áp đầu ra của pha x
3.2.3. Giảm thiểu khối lượng tính toán hàm mục tiêu
Khi hệ thống vận hành ở chếđộổn định, vector điện áp V đƣợc lựa chọn tuần tự để tạo ra dòng điện hình sin chuẩn. Ở hai khoảng thời gian trích mẫu liên tiếp, hai vector điện áp đƣợc lựa chọn sẽ có biên độ và góc pha xấp xỉ nhau. Do đó, trong mỗi chu kỳ trích mẫu Ts, thay vì sử dụng toàn bộ 331 vector để tính toán hàm mục tiêu, ta chỉ cần lựa chọn các vector trong phạm vi nhỏhơn. Đã có một số nghiên cứu nhƣ [68] đề xuất rằng chỉ lựa chọn 7 vector tham gia tính toán hàm mục tiêu. Tuy nhiên, phƣơng án này sẽ khiến cho thời gian đáp ứng của hệ thống tăng lên, làm giảm chất lƣợng của bộ điều khiển. Vì vậy, ở đây đề xuất sử dụng phạm vi vector rộng hơn. Cụ thể, mỗi một chu kỳ trích mẫu sẽ có một nhóm 19 vector tham gia tính toán hàm mục tiêu. Nhóm này đƣợc tạo thành từ vector điện áp đƣợc chọn ở chu kỳ trích mẫu trƣớc và 18 vector liền kề với vector này. Phƣơng án này sẽ giúp giảm thời gian đáp ứng xuống, đồng thời cũng không ảnh hƣởng tới thời gian thực thi của vi xử lý do các dòng FPGA hiện nay cho phép thực hiện các phép tính song song.
Một ví dụ về nhóm 19 vector tham gia tính toán hàm mục tiêu đƣợc minh họa trên Hình 3. 5 , vector V39 (hình tròn màu xanh) là vector đƣợc lựa chọn trong chu kỳ trích mẫu trƣớc, 18 vector liền kề với nó là những vector biểu diễn bởi hình tròn màu cam. Một cách định lƣợng hóa, thì tập hợp 19 vector đƣợc xác định dựa vào khoảng cách từ vector đƣợc lựa chọn trong chu kỳ trích mẫu trƣớc tới các vector khác, đƣợc tính theo phƣơng trình (3. 14).
81 V7 V8 V9 V20 V19 V21 V22 V37 V93 V94 V95 V38 V39 V40 V41 V62 V63 V64 V65 V0 V1 V2 V61 V91 V92 V66 V96 V97 Hình 3. 5. Minh họa một tập hợp 19 vector. 2 2 , x y x y x y d v v v v vv (3. 14) y v đƣợc gọi là một vectorliền kề của vx nếu 4 , 3 x y dc d v v V . Bộ vector liền kề