L ỜI CẢM ƠN
4.3. Thực nghiệm thuật toán MPC cải tiến tải RL
4.3.1. Điều kiện thực nghiệm
Sơ đồ cấu trúc bộ thực nghiệm MPC cho CHB – MLI nối tải RL nhƣ Hình 4.20.
Sau đó, thuật toán điều khiển nạp cho kit FPGA thông qua cáp USB. Mạch đo dòng điện và ADC đƣợc thể hiện nhƣ Phụ lục 3.
13v
-13v
40v
109
Kit FPGA Zybo Z7 20
U SB P W M Dòng điện ba pha Đo dòng điện LA55-P ADC AD7328 PC Tín hiệu điều khiển số G ia o ti ếp S P I Mạch Driver IR21844 CHB MLI 11 mức Tải Tín hiệu điều khiển van
Hình 4. 16. Sơ đồ cấu trúc bộ thực nghiệm MPC cho CHB – MLI nối tải RL
Quá trình xây dựng thuật toán MPC cải tiến cho nghịch lƣu 11 mức cấu trúc cầu H nối tầng nối tải RL nhƣ Phụ lục 4. Tính đúng đắn và hiệu quả của thuật toán MPC cải tiến cho nghịch lƣu đa mức cầu H nối tầng nối tải trở cảm đƣợc kiểm chứng bằng mô hình mô phỏng trên phần mềm MATLAB-Simulink nhƣ Phụ lục 4
và mô hình thực nghiệm. Cụ thể, thuật toán đƣợc áp dụng cho bộ nghịch lƣu ba pha 11 mức cầu H nối tầng, với tải trở cảm.
Các thông số mô phỏng hệ thống đƣợc thể hiện trong Bảng 4. 1
Bảng 4. 1. Thông số mô phỏng và thực nghiệm.
Điện áp phía DC của mỗi cầu H Vdc 20 V
Điện trở tải R 15
Điện cảm tải L 3,8 mH
Chu kỳ trích mẫu T 50 ms
Tần sốdòng điện đặt f 50 Hz
Để đánh giá chất lƣợng của bộ điều khiển dự báo MPC, tiến hành khảo sát trong giai đoạn dòng điện đặt có biên độ không đổi và trong giai đoạn có sự thay đổi đột ngột của biên độdòng điện đặt. Giá trị của biên độdòng điện đặt đƣợc thể hiện trong Bảng 4. 2
Do trong giai đoạn quá độ, giá trị sai lệch của dòng điện rất lớn, nên các thành phần trọng số tối ƣu điện áp common mode và tối ƣu số lần đóng cắt van bán dẫn chỉ đƣợc sử dụng khi dòng điện trong mỗi pha nghịch lƣu đã ổn định về biên độ.
110 Giá trị các trọng số trong từng giai đoạn khảo sát đƣợc thể hiện chi tiết trong Bảng 4. 3
Bảng 4. 2. Giá trị của biên độdòng điện đặt.
Thời điểm (s) 0 0,205
Biên độdòng điện đặt (A) 2 4
Bảng 4. 3. Giá trị các trọng số trong các giai đoạn khảo sát.
Thời điểm (s) 0 – 0,02 0,02 – 0,2 0,2 – 0,22 0,22 – 0,4 Trọng số tối ƣu điện áp
common-mode 0 0,2 0 0,2
Thời điểm (s) 0 – 0,11 0,11 – 0,2 0,2 – 0,31 0,31 – 0,4
Trọng số tối ƣu đóng cắt 0 0,04 0 0,04
4.3.2. Triển khai thuật toán trên FPGA
Lƣu đồ khối thực thi thuật toán MPC cải tiến trên kit Zybo Z7-20.
Mô tả tổng quan về triển khai chƣơng trình trên FPGA: khối Timer có chức năng tạo ra một xung có độ rộng bằng 10 ns sau mỗi khoảng thời gian cố định là 50s. Xung này đƣa vào khối ADC đểcho phép chƣơng trình đọc dữ liệu dòng điện hoạt động. Khối ADC này đƣợc lập trình để kit có thể giao tiếp với IC ADC nằm trên mạch đo dòng điện bên ngoài thông qua chuẩn SPI, với xung sử dụng có tần số 10 MHz. Sau khi khâu đọc dòng điện hoàn thành, khối ADC sẽ gửi một tín hiệu cho phép khối tiếp theo hoạt động. Tín hiệu hoàn thành của khối phía trƣớc là tín hiệu cho phép hoạt động của khối phía sau. Chƣơng trình hoạt động tuần tựnhƣ vậy cho tới khi hoàn thành hết một lƣợt. Đầu ra cuối cùng của chƣơng trình là tín hiệu logic để điều khiển đóng mở các van bán dẫn trên hệ thống nghịch lƣu. Đầu ra này sẽ có giá trịkhông đổi cho tới khi lƣợt chạy chƣơng trình tiếp theo đƣợc hoàn thành.
131 modular multilevel converter based HVDC system,” in IECON Proceedings (Industrial Electronics Conference), 2011, pp. 849–854, doi: 10.1109/IECON.2011.6119421.
[43] S. Wei, B. Wu, F. Li, and C. Liu, “A general space vector PWM control algorithm for multilevel inverters,” Conf. Proc. - IEEE Appl. Power Electron. Conf. Expo. - APEC, vol. 1, no. 1, pp. 562–568, 2003, doi: 10.1109/apec.2003.1179268.
[44] Y. Deng, K. H. Teo, C. Duan, T. G. Habetler, and R. G. Harley, “A fast and generalized space vector modulation scheme for multilevel inverters,” IEEE Transactions on Power Electronics, vol. 29, no. 10. pp. 5204–5217, 2014, doi: 10.1109/TPEL.2013.2293734.
[45] A. K. Gupta and A. M. Khambadkone, “A space vector PWM scheme for multilevel inverters based on two-level space vector PWM,” IEEE Trans. Ind. Electron., vol. 53, no. 5, pp. 1631–1639, 2006, doi: 10.1109/TIE.2006.881989.
[46] F. Chen and W. Qiao, “A general space vector PWM scheme for multilevel inverters,” ECCE 2016 - IEEE Energy Conversion Congress and Exposition, Proceedings. 2016, doi: 10.1109/ECCE.2016.7854687.
[47] J. Rodríguez, J. Pontt, C. Silva, P. Cortés, U. Amman, and S. Rees, “Predictive current control of a voltage source inverter,” PESC Rec. - IEEE Annu. Power Electron. Spec. Conf., vol. 3, pp. 2192–2196, 2004, doi: 10.1109/PESC.2004.1355460.
[48] R. M. Kennel, M. Kazmierkowski, J. Rodriguez, and P. Cortes, “Predictive control in power electronics and drives,” 2008, pp. 1–90, doi: 10.1109/isie.2008.4677323.
[49] T. Geyer, Model Predictive Control of High Power Converters and Industrial
Drives. 2016.
[50] J. Holtz and S. Stadtfeld, “PREDICTIVE CONTROLLER FOR THE STATOR CURRENT VECTOR OF AC MACHINES FED FROM A SWITCHED VOLTAGE SOURCE.,” 1983, vol. 2, pp. 1665–1675.
[51] R. Kennel and D. Schröder, “PREDICTIVE CONTROL STRATEGY FOR CONVERTERS,” in Control in Power Electronics and Electrical Drives 1983, 1984, pp. 415–422.
[52] J. R. and P. Cortes, PREDICTIVE CONTROL OF POWER CONVERTERS AND ELECTRICAL DRIVES. 2012.
[53] C. Buccella, C. Cecati, and H. Latafat, “Digital control of power converters - A survey,” IEEE Trans. Ind. Informatics, vol. 8, no. 3, pp. 437–447, 2012, doi: 10.1109/TII.2012.2192280.
[54] M. Pérez, M. Vásquez, J. Rodríguez, and J. Pontt, “FPGA-based predictive current control of a three-phase active front end rectifier,” Proc. IEEE Int. Conf. Ind. Technol., 2009, doi: 10.1109/ICIT.2009.4939703.
[55] S. Borreggine, V. G. Monopoli, G. Rizzello, D. Naso, F. Cupertino, and R. Consoletti, “A review on model predictive control and its applications in power electronics,” 2019 AEIT Int. Conf. Electr. Electron. Technol. Automotive, AEIT Automot. 2019, pp. 1–6, 2019, doi: 10.23919/EETA.2019.8804594.
132 [56] S. Vazquez, J. Rodriguez, M. Rivera, L. G. Franquelo, and M. Norambuena, “Model Predictive Control for Power Converters and Drives: Advances and Trends,” IEEE Trans. Ind. Electron., vol. 64, no. 2, pp. 935–947, 2017, doi: 10.1109/TIE.2016.2625238.
[57] F. Deng, M. Jin, C. Liu, M. Liserre, and W. Chen, “Switch Open-Circuit Fault Localization Strategy for MMCs Using Sliding-Time Window Based Features Extraction Algorithm,” IEEE Trans. Ind. Electron., vol. 0046, no. c,
pp. 1–1, 2020, doi: 10.1109/tie.2020.3028808.
[58] S. Kwak and S. K. Mun, “Model predictive control methods to reduce common-mode voltage for three-phase voltage source inverters,” IEEE Trans. Power Electron., vol. 30, no. 9, pp. 5019–5035, 2015, doi: 10.1109/TPEL.2014.2362762.
[59] T. Geyer, G. Papafotiou, and M. Morari, “Model predictive direct torque control - Part I: Concept, algorithm, and analysis,” IEEE Trans. Ind. Electron., vol. 56, no. 6, pp. 1894–1905, 2009, doi: 10.1109/TIE.2008.2007030.
[60] F. Barrero et al., “An enhanced predictive current control method for asymmetrical six-phase motor drives,” IEEE Trans. Ind. Electron., vol. 58,
no. 8, pp. 3242–3252, 2011, doi: 10.1109/TIE.2010.2089943.
[61] F. Wang et al., “Finite Control Set Model Predictive Torque Control of Induction Machine With a Robust Adaptive Observer,” IEEE Trans. Ind. Electron., vol. 64, no. 4, pp. 2631–2641, 2017, doi: 10.1109/TIE.2016.2529558.
[62] F. Wang et al., “An encoderless predictive torque control for an induction machine with a revised prediction model and EFOSMO,” IEEE Trans. Ind. Electron., vol. 61, no. 12, pp. 6635–6644, 2014, doi: 10.1109/TIE.2014.2317140.
[63] J. Rodríguez, J. Pontt, P. Correa, P. Cortés, and C. Silva, “A new modulation method to reduce common-mode voltages in multilevel inverters,” IEEE Trans. Ind. Electron., vol. 51, no. 4, pp. 834–839, 2004, doi: 10.1109/TIE.2004.831735.
[64] S. Kouro, P. Cortés, R. Vargas, U. Ammann, and J. Rodríguez, “Model predictive control - A simple and powerful Method to control power converters,” IEEE Transactions on Industrial Electronics, vol. 56, no. 6. pp.
1826–1838, 2009, doi: 10.1109/TIE.2008.2008349.
[65] P. Zanchetta, D. B. Gerry, V. G. Monopoli, J. C. Clare, and P. W. Wheeler, “Predictive current control for multilevel active rectifiers with reduced switching frequency,” IEEE Trans. Ind. Electron., vol. 55, no. 1, pp. 163– 172, 2008, doi: 10.1109/TIE.2007.903939.
[66] S. Kwak and J. C. Park, “Predictive control method with future zero-sequence voltage to reduce switching losses in three-phase voltage source inverters,”
IEEE Trans. Power Electron., vol. 30, no. 3, pp. 1558–1566, 2015, doi: 10.1109/TPEL.2014.2304719.
[67] Q. Tu, Z. Xu, and L. Xu, “Reduced Switching-frequency modulation and circulating current suppression for modular multilevel converters,” IEEE Trans. Power Deliv., vol. 26, no. 3, pp. 2009–2017, 2011, doi:
133 10.1109/TPWRD.2011.2115258.
[68] P. Cortes, A. Wilson, S. Kouro, J. Rodriguez, and H. Abu-Rub, “Model predictive control of multilevel cascaded H-bridge inverters,” IEEE Transactions on Industrial Electronics, vol. 57, no. 8. pp. 2691–2699, 2010, doi: 10.1109/TIE.2010.2041733.
[69] C. F. Garcia, C. A. Silva, J. R. Rodriguez, P. Zanchetta, and S. A. Odhano, “Modulated Model-Predictive Control with Optimized Overmodulation,”
IEEE J. Emerg. Sel. Top. Power Electron., vol. 7, no. 1, pp. 404–413, 2019, doi: 10.1109/JESTPE.2018.2828198.
[70] I. Kim, R. Chan, and S. Kwak, “Model predictive control method for CHB multi-level inverter with reduced calculation complexity and fast dynamics,”
IET Electr. Power Appl., vol. 11, no. 5, pp. 784–792, 2017, doi: 10.1049/iet- epa.2016.0330.
[71] U. M. Choi, F. Blaabjerg, and K. B. Lee, “Study and handling methods of power IGBT Module failures in power electronic converter systems,” IEEE Transactions on Power Electronics, vol. 30, no. 5. pp. 2517–2533, 2015, doi: 10.1109/TPEL.2014.2373390.
[72] P. Mehta, M. Kumar, and S. Sahoo, “Fault Diagnosis in Five-level CHB Inverter using Normalization Factor and THD Analysis,” India International Conference on Power Electronics, IICPE, vol. 2018-Decem. 2018, doi:
10.1109/IICPE.2018.8709547.
[73] S. Ouni et al., “Quick diagnosis of short circuit faults in cascaded H-bridge multilevel inverters using FPGA,” J. Power Electron., vol. 17, no. 1, pp. 56– 66, 2017, doi: 10.6113/JPE.2017.17.1.56.
[74] N. Raj, T. Kale, A. Anand, G. Jagadanand, and S. George, “Switch fault detection and diagnosis in space vector modulated cascaded H-bridge multilevel inverter,” International Journal of Electronics, vol. 105, no. 12.
pp. 1977–1992, 2018, doi: 10.1080/00207217.2018.1494327.
[75] N. Raj, G. Jagadanand, and S. George, “Fault detection and diagnosis in asymmetric multilevel inverter using artificial neural network,” International Journal of Electronics, vol. 105, no. 4. pp. 559–571, 2018, doi: 10.1080/00207217.2017.1378382.
[76] E. Parimalasundar and N. Suthanthira Vanitha, “Identification of open-switch and short-switch failure of multilevel inverters through DWT and ANN
approach using LabVIEW,” Journal of Electrical Engineering and
Technology, vol. 10, no. 6. pp. 2277–2287, 2015, doi: 10.5370/JEET.2015.10.6.2277.
[77] M. Chai, N. B. Y. Gorla, and S. K. Panda, “Fault Detection and Localization for Cascaded H-Bridge Multilevel Converter with Model Predictive Control,”
IEEE Transactions on Power Electronics. pp. 1–1, 2020, doi: 10.1109/tpel.2020.2978670.
[78] X. Wei et al., “Parallel Open-Circuit Fault Diagnosis Method of a Cascaded Full-Bridge NPC Inverter with Model Predictive Control,” IEEE Trans. Ind. Electron., vol. 0046, no. c, pp. 1–1, 2020, doi: 10.1109/tie.2020.3028801. [79] J. Rodríguez et al., “Operation of a Medium-Voltage Drive Under Faulty
134 1080–1085, 2005.
[80] P. Correa and J. Rodriguez, “Control strategy reconfiguration for a multilevel inverter operating with bypassed cells,” IEEE International Symposium on Industrial Electronics. pp. 3162–3167, 2007, doi: 10.1109/ISIE.2007.4375121.
[81] S. Wei, B. Wu, F. Li, and X. Sun, “Control method for cascaded H-bridge multilevel inverter with faulty power cells,” Conference Proceedings - IEEE Applied Power Electronics Conference and Exposition - APEC, vol. 1. pp.
261–267, 2003, doi: 10.1109/apec.2003.1179224.
[82] K. Shirakawa, K. Obayashi, H. Taki, M. Fujitsuna, and T. Shimizu, “Z- matched active common-mode canceller for the suppression of common- mode current in an inverter system,” IEEJ Journal of Industry Applications,
vol. 8, no. 1. pp. 142–151, 2019, doi: 10.1541/ieejjia.8.142.
[83] N. P. Quang and J. A. Dittrich, “Vector Control of Three-Phase AC Machines: System Development in the Practice,” Power Syst., vol. 20, 2008.
[84] T. T. Minh, MultilevelInverters-converted. 2015.
[85] I. F. F. Indusity and A. Magazine, “Minimizing electric bearing currents in ASD systems,” 1998.
PL-1
PHỤ LỤC
Phụ lục 1. Hệ thống thực nghiệm nghịch lưu 11 mức cầu H nối tầng
Mạch cầu H sử dụng 4 van bán dẫn MOSFET W55NM60N kênh N của hãng ST, VDS=600V, ID=51A, trên mạch đƣợc thiết kế cảdriver điều khiển van trên cùng một bo mạch, giúp mạch có tính module hóa cao, nhỏ gọn, linh hoạt khi lắp đặt.
Sơ đồ nguyên lý của mạch gồm 4 khối chính thể hiện nhƣ bản vẽ thiết kế.
- Khối nguồn DC 24V-15V-5V: sử dụng IC 2405 và 2415 tạo nguồn 5 VDC và 15 VDC cách ly cấp cho IC cách ly quang và driver điều khiển van từ nguồn đầu vào 24 VDC
- Khối phát xung và cách ly quang: gồm 2 tín hiệu xung điều khiển từ FPGA cho 2 nửa cầu H, đƣợc cách ly qua 2 opto quang 6N137 để cách ly tín hiệu điều khiển từFPGA đến mạch driver và mạch lực.
-Khối driver IR21844: phát xung điều khiển các van MOSFET, đồng thời tạo deadtime chống ngắn mạch cầu H, bảo vệ van. Mỗi IC IR21844 điều khiển một nửa cầu H. IC điều khiển mosfet theo kiểu boostrap.
- Khối cầu H : bao gồm khối chỉnh lƣu cầu diot 1000V/35A đầu vào, một cầu chì bảo vệ, và 4 van bán dẫn MOSFET W55NM60N kênh N của hãng ST, VDS=600V, ID=51A (TC=25 oC)
Trên cơ sở sơ đồ nguyên lý trên, thiết kế layout mạch PCB trên phần mềm Altium Designer 16.
PL-2
Hình I. 2. Module cầu H hoàn thiện
Máy biến áp nhiều đầu ra: biến áp 1 pha với công suất P=4kW, 15 đầu ra xoay chiều với hệ số biến áp n=220/120 cung cấp nguồn xoay chiều cho từng cầu H.
PL-3
Phụ lục 2. Thiết kế mạch đo phát hiện lỗi.
Mạch đo phát hiện lỗi có nhiệm vụđo dạng điện áp đầu ra của cầu H, chuẩn hóa thành xung rồi đƣa vào chip xử lý để thực hiện quá trình so sánh với tín hiệu điều khiển nhƣ đã mô tả ở phần trên. Cấu trúc phần cứng đƣợc mô tảởHình I. 4 và bản vẽ thiết kế kèm theo.
Phân áp và cách ly tín
hiệu điện áp đo về Khuếch đại Chuẩn hóa Đệm FPGA
AC+ AC-
Hình I. 4. Cấu trúc mạch đo phát hiện lỗi.
Phân áp và cách ly tín hiệu đo về:
Do hệ thống hoạt động với công suất lớn, nên để đảm bảo an toàn cho các thiết bị, yêu cầu đo cách ly là bắt buộc. Mạch đo sử dụng HCPL7800, là IC đo điện áp cách ly quang chuyên dụng của hãng Avago Technologies.
Mạch đƣợc thiết kếđể đo điện áp đầu ra trong dải 100V , sau đó đƣợc phân áp với tỉ lệ1/501, điện áp nằm trong dải 200mV để phù hợp với dải điện áp đầu vào của HCPL 7800.
Do HCPL7800 là IC đo cách ly, nên cần cung cấp nguồn cách ly riêng với mạch đo. Thể hiện thiết kế nguồn cách ly 5 VDC cho HCPL7800 bằng IC nguồn B0505S.
Khuếch đại:
Khâu này giúp tín hiệu điện áp đo sau cách ly đƣợc điều chỉnh về đúng dải hoạt động mong muốn, dễ dàng thiết kế các khâu tiếp theo.
HCPL7800 có hệ số khuếch đại là 8, dải điện áp lúc này là 1.6 V . Khâu khuếch đại sử dụng IC INA128 của hãng TI, đƣợc thiết kế có hệ số khuếch đại 3.127 và voltage offset bằng 2.5V. Dải điện áp sau khuếch đại là:
_ max _ min 1.6 3.127 2.5 5 1.6 3.127 2.5 0 kd kd V V V V
Dải điện áp sau khâu khuếch đại là 0-5V, đƣợc đi qua bộ loại bậc 2 có tần số cắt 100kHz để lọc nhiễu.
Chuẩn hóa
Việc đọc điện áp đầu ra đƣợc đo về bằng ADC làm sốlƣợng chân IO của chip xử lý giảm xuống, đồng thời làm tăng các tác vụ phải giải quyết bằng phần mềm. Do đó, mạch đo phat hiện lỗi đƣợc tích hợp thêm khâu chuẩn hóa giúp cho đáp ứng của mạch nhanh hơn, giảm đƣợc gánh nặng cho chip xử lý.
Các điện trở đầu vào có tác dụng phân áp, nhằm tạo ra các ngƣỡng TH, ngƣỡng có thể tùy chỉnh trong dải 0-5V bằng việc thay đổi các giá trị trở phân áp này. Nếu dải đo đầu vào trong khoảng 100 V , thì ngƣỡng TH=50V. Sau khâu khuếch đại, dải điện áp đo là 0-5V, từđó có thể suy ra ngƣỡng trên và dƣới cần tạo ra là 3.75V và
PL-4 1.25V. Điện áp đo về đƣợc so sánh với ngƣỡng trên và dƣới thông qua op-am LM339 của hãng TI. Đầu ra của op-am có dạng xung qua khâu đệm đểđƣa vào chip xử lý.
Khâu đệm.