Thuật toán phát hiện lỗi

L ỜI CẢM ƠN

4.2.3.1. Thuật toán phát hiện lỗi

Hình 4. 10 mô tả các tín hiệu fault signal, KHcellx và Vc_cellx của cầu HA3 trong 2 trƣờng hợp. Khi không có lỗi, KHcellHA3 bằng Vc_cellHA3và tín hiệu fault signal bằng 0. Khi van S1 của cell HA3 bị hở mạch, Vc_cellHA3bằng 0 khi KHcellHA3 bằng 1. Sau 1ms tín hiệu fault signal đƣợc set và báo cầu HA3 có lỗi.

105 KHcellHA3 KHcellHA3 KHcellHA3 Vc_cellHA3 Vc_cellHA3 Vc_cellHA3

fault signal 1ms fault signal

fault signal

Hình 4. 10. Các tín hiệu fault signal, KHcellx và Vc_cellx của cầu HA3

T2 T1 Tdelay KHcellHA3 Vc_cellHA3 fault signal a) T1 KHcellHA3 Vc_cellHA3 fault signal b)

Hình 4. 11. Các tín hiệu T1, T2, fault signal, KHcellx và Vc_cellx của cầu HA3 trong FPGA a) không có lỗi b) van S1 của cầu HA3 lỗi.

Hình 4. 11 mô tả các tín hiệu T1, T2, fault signal, KHcellx và Vc_cellx của cầu HA3 trong FPGA. Hai bộ đếm T1, T2 có tần số xung clock là 100kHz, tƣơng đƣơng các bƣớc đếm là 10ns, các giá trị TC1 = 100, TC2 = 200 tƣơngứng với 1ms và 2ms.

106 Để kiểm nghiệm phƣơng pháp điều SVM trong trƣờng hợp có sự cố, ta sử dụng kịch bản nhƣ Bảng 2. 9. Đầu tiên, van S1 cầu HA3 gặp lỗi, sau đó 0.1s, van S3 của các cầu HB1, HB3 và HB5 gặp sự cố hở mạch. Các kết quả đƣợc chia thành 3 trƣờng hợp sau: (1) không có lỗi, (2) cầu HA3 có lỗi (3) cầu HA3, HB1, HB3 và HB5 có lỗi.

Khi không có lỗi, điện áp đầu ra của CHB-MLI có dạng đủ 11 mức, thể hiện trên

Hình 4. 12(1), Hình 4. 13(1) và Hình 4. 14 (1),điện áp đầu ra trên tải và dòng điện bằng 185V và 3.8A. Khi van S1 của HA3 gặp sự cố, lỗi hở mạch đƣợc phát hiện sau 1ms và HA3 bị loại bỏ khỏi hệ thống. Pha A chỉ còn 4 cầu H hoạt động, điện áp đầu ra trên tải và dòng điện cân bằng, biên độkhông thay đổi, thể hiện trên Hình 4. 12 (2) và Hình 4. 13 (2). Sau 0.1s, van S3 của các cầu HB1, HB3 và HB5 bị lỗi, thuật toán SVM tiếp tục loại bỏ các cầu này khỏi hệ thống. Điện áp đầu ra cực đại của CHB-MLI bị suy giảm, làm cho điện áp đầu ra trên tải và dòng điện giảm xuống còn 138V và 2.7A, mô tả trên Hình 4. 13 (3), Hình 4. 14(3).

-250 -200 -150 -100 -50 0 50 100 150 200 250 (1) (2) (3) fault VCN VBN VAN fault VBN VAN VCN VAN VBN VCN Hình 4. 12. Điện áp đầu ra nghịch lưu.

107 -200 -100 0 100 200 fault VBZ VAZ VCZ fault VBZ VAZ VCZ VAZ VBZ VCZ (1) (2) (3) Hình 4. 13. Điện áp đầu ra trên tải. -6 -4 -2 0 2 4 6 iA iB iC (1) (2) (3) fault fault iA iB iC iA iB iC Hình 4. 14. Dòng điện qua tải.

108 -80 -60 -40 -20 0 20 40 60 80 (1) (2) (3) Hình 4. 15. CMV.

Hình 4. 15 thể hiện CMV trong 3 trƣờng hợp, khi không có lỗi giá trị CMV nằm trong khoảng ±13V, bằng 1/3 giá trịVdc đặt trên các tụ. Khi sự cố hở mạch van xảy ra, giá trị CMV tăng lên, do các mức trạng thái làm CMV nhỏđã bị loại bỏ vì chứa lỗi.

Kết quả thực nghiệm thu đƣợc giống với mô phỏng ở phần trƣớc. Qua đó chứng minh đƣợc khảnăng hoạt động của các thuật toán trong thực tế.

Qua các kết quả thu đƣợc từ thực nghiệm và mô phỏng, luận án đã kiểm chứng đƣợc tính đúng đắn, khảnăng vận hành của thuật toán phát hiện lỗi và phƣơng pháp điều chế SVM khi xét tới lỗi trong thực tế. Thuật toán phát hiện lỗi đã đảm bảo những yêu cầu: chính xác; thời gian phát hiện ngắn (1ms) so với các phƣơng pháp cũ; thuật toán đơn giản. Phƣơng pháp điều chế SVM trong trƣờng hợp có lỗi đƣợc áp cho CHB-MLI 11 mức với phụ tải RL, giúp hệ thống vận hành ổn định khi có sự cố hở mạch, điện áp và dòng điện đầu ra luôn cân bằng, sụt giảm điện áp trên CHB- MLI là nhỏ nhất, đồng thời CMV đƣợc tối ƣu.

4.3. Thực nghiệm thuật toán MPC cải tiến tải RL 4.3.1. Điều kiện thực nghiệm 4.3.1. Điều kiện thực nghiệm

Sơ đồ cấu trúc bộ thực nghiệm MPC cho CHB – MLI nối tải RL nhƣ Hình 4.20.

Sau đó, thuật toán điều khiển nạp cho kit FPGA thông qua cáp USB. Mạch đo dòng điện và ADC đƣợc thể hiện nhƣ Phụ lục 3.

13v

-13v

40v

109

Kit FPGA Zybo Z7 20

U SB P W M Dòng điện ba pha Đo dòng điện LA55-P ADC AD7328 PC Tín hiệu điều khiển số G ia o ti ếp S P I Mạch Driver IR21844 CHB MLI 11 mức Tải Tín hiệu điều khiển van

Hình 4. 16. Sơ đồ cấu trúc bộ thực nghiệm MPC cho CHB – MLI nối tải RL

Quá trình xây dựng thuật toán MPC cải tiến cho nghịch lƣu 11 mức cấu trúc cầu H nối tầng nối tải RL nhƣ Phụ lục 4. Tính đúng đắn và hiệu quả của thuật toán MPC cải tiến cho nghịch lƣu đa mức cầu H nối tầng nối tải trở cảm đƣợc kiểm chứng bằng mô hình mô phỏng trên phần mềm MATLAB-Simulink nhƣ Phụ lục 4

và mô hình thực nghiệm. Cụ thể, thuật toán đƣợc áp dụng cho bộ nghịch lƣu ba pha 11 mức cầu H nối tầng, với tải trở cảm.

Các thông số mô phỏng hệ thống đƣợc thể hiện trong Bảng 4. 1

Bảng 4. 1. Thông số mô phỏng và thực nghiệm.

Điện áp phía DC của mỗi cầu H Vdc 20 V

Điện trở tải R 15

Điện cảm tải L 3,8 mH

Chu kỳ trích mẫu T 50 ms

Tần sốdòng điện đặt f 50 Hz

Để đánh giá chất lƣợng của bộ điều khiển dự báo MPC, tiến hành khảo sát trong giai đoạn dòng điện đặt có biên độ không đổi và trong giai đoạn có sự thay đổi đột ngột của biên độdòng điện đặt. Giá trị của biên độdòng điện đặt đƣợc thể hiện trong Bảng 4. 2

Do trong giai đoạn quá độ, giá trị sai lệch của dòng điện rất lớn, nên các thành phần trọng số tối ƣu điện áp common mode và tối ƣu số lần đóng cắt van bán dẫn chỉ đƣợc sử dụng khi dòng điện trong mỗi pha nghịch lƣu đã ổn định về biên độ.

110 Giá trị các trọng số trong từng giai đoạn khảo sát đƣợc thể hiện chi tiết trong Bảng 4. 3

Bảng 4. 2. Giá trị của biên độdòng điện đặt.

Thời điểm (s) 0 0,205

Biên độdòng điện đặt (A) 2 4

Bảng 4. 3. Giá trị các trọng số trong các giai đoạn khảo sát.

Thời điểm (s) 0 – 0,02 0,02 – 0,2 0,2 – 0,22 0,22 – 0,4 Trọng số tối ƣu điện áp

common-mode 0 0,2 0 0,2

Thời điểm (s) 0 – 0,11 0,11 – 0,2 0,2 – 0,31 0,31 – 0,4

Trọng số tối ƣu đóng cắt 0 0,04 0 0,04

4.3.2. Triển khai thuật toán trên FPGA

Lƣu đồ khối thực thi thuật toán MPC cải tiến trên kit Zybo Z7-20.

Mô tả tổng quan về triển khai chƣơng trình trên FPGA: khối Timer có chức năng tạo ra một xung có độ rộng bằng 10 ns sau mỗi khoảng thời gian cố định là 50s. Xung này đƣa vào khối ADC đểcho phép chƣơng trình đọc dữ liệu dòng điện hoạt động. Khối ADC này đƣợc lập trình để kit có thể giao tiếp với IC ADC nằm trên mạch đo dòng điện bên ngoài thông qua chuẩn SPI, với xung sử dụng có tần số 10 MHz. Sau khi khâu đọc dòng điện hoàn thành, khối ADC sẽ gửi một tín hiệu cho phép khối tiếp theo hoạt động. Tín hiệu hoàn thành của khối phía trƣớc là tín hiệu cho phép hoạt động của khối phía sau. Chƣơng trình hoạt động tuần tựnhƣ vậy cho tới khi hoàn thành hết một lƣợt. Đầu ra cuối cùng của chƣơng trình là tín hiệu logic để điều khiển đóng mở các van bán dẫn trên hệ thống nghịch lƣu. Đầu ra này sẽ có giá trịkhông đổi cho tới khi lƣợt chạy chƣơng trình tiếp theo đƣợc hoàn thành.

131 modular multilevel converter based HVDC system,” in IECON Proceedings (Industrial Electronics Conference), 2011, pp. 849–854, doi: 10.1109/IECON.2011.6119421.

[43] S. Wei, B. Wu, F. Li, and C. Liu, “A general space vector PWM control algorithm for multilevel inverters,” Conf. Proc. - IEEE Appl. Power Electron. Conf. Expo. - APEC, vol. 1, no. 1, pp. 562–568, 2003, doi: 10.1109/apec.2003.1179268.

[44] Y. Deng, K. H. Teo, C. Duan, T. G. Habetler, and R. G. Harley, “A fast and generalized space vector modulation scheme for multilevel inverters,” IEEE Transactions on Power Electronics, vol. 29, no. 10. pp. 5204–5217, 2014, doi: 10.1109/TPEL.2013.2293734.

[45] A. K. Gupta and A. M. Khambadkone, “A space vector PWM scheme for multilevel inverters based on two-level space vector PWM,” IEEE Trans. Ind. Electron., vol. 53, no. 5, pp. 1631–1639, 2006, doi: 10.1109/TIE.2006.881989.

[46] F. Chen and W. Qiao, “A general space vector PWM scheme for multilevel inverters,” ECCE 2016 - IEEE Energy Conversion Congress and Exposition, Proceedings. 2016, doi: 10.1109/ECCE.2016.7854687.

[47] J. Rodríguez, J. Pontt, C. Silva, P. Cortés, U. Amman, and S. Rees, “Predictive current control of a voltage source inverter,” PESC Rec. - IEEE Annu. Power Electron. Spec. Conf., vol. 3, pp. 2192–2196, 2004, doi: 10.1109/PESC.2004.1355460.

[48] R. M. Kennel, M. Kazmierkowski, J. Rodriguez, and P. Cortes, “Predictive control in power electronics and drives,” 2008, pp. 1–90, doi: 10.1109/isie.2008.4677323.

[49] T. Geyer, Model Predictive Control of High Power Converters and Industrial

Drives. 2016.

[50] J. Holtz and S. Stadtfeld, “PREDICTIVE CONTROLLER FOR THE STATOR CURRENT VECTOR OF AC MACHINES FED FROM A SWITCHED VOLTAGE SOURCE.,” 1983, vol. 2, pp. 1665–1675.

[51] R. Kennel and D. Schröder, “PREDICTIVE CONTROL STRATEGY FOR CONVERTERS,” in Control in Power Electronics and Electrical Drives 1983, 1984, pp. 415–422.

[52] J. R. and P. Cortes, PREDICTIVE CONTROL OF POWER CONVERTERS AND ELECTRICAL DRIVES. 2012.

[53] C. Buccella, C. Cecati, and H. Latafat, “Digital control of power converters - A survey,” IEEE Trans. Ind. Informatics, vol. 8, no. 3, pp. 437–447, 2012, doi: 10.1109/TII.2012.2192280.

[54] M. Pérez, M. Vásquez, J. Rodríguez, and J. Pontt, “FPGA-based predictive current control of a three-phase active front end rectifier,” Proc. IEEE Int. Conf. Ind. Technol., 2009, doi: 10.1109/ICIT.2009.4939703.

[55] S. Borreggine, V. G. Monopoli, G. Rizzello, D. Naso, F. Cupertino, and R. Consoletti, “A review on model predictive control and its applications in power electronics,” 2019 AEIT Int. Conf. Electr. Electron. Technol. Automotive, AEIT Automot. 2019, pp. 1–6, 2019, doi: 10.23919/EETA.2019.8804594.

132 [56] S. Vazquez, J. Rodriguez, M. Rivera, L. G. Franquelo, and M. Norambuena, “Model Predictive Control for Power Converters and Drives: Advances and Trends,” IEEE Trans. Ind. Electron., vol. 64, no. 2, pp. 935–947, 2017, doi: 10.1109/TIE.2016.2625238.

[57] F. Deng, M. Jin, C. Liu, M. Liserre, and W. Chen, “Switch Open-Circuit Fault Localization Strategy for MMCs Using Sliding-Time Window Based Features Extraction Algorithm,” IEEE Trans. Ind. Electron., vol. 0046, no. c,

pp. 1–1, 2020, doi: 10.1109/tie.2020.3028808.

[58] S. Kwak and S. K. Mun, “Model predictive control methods to reduce common-mode voltage for three-phase voltage source inverters,” IEEE Trans. Power Electron., vol. 30, no. 9, pp. 5019–5035, 2015, doi: 10.1109/TPEL.2014.2362762.

[59] T. Geyer, G. Papafotiou, and M. Morari, “Model predictive direct torque control - Part I: Concept, algorithm, and analysis,” IEEE Trans. Ind. Electron., vol. 56, no. 6, pp. 1894–1905, 2009, doi: 10.1109/TIE.2008.2007030.

[60] F. Barrero et al., “An enhanced predictive current control method for asymmetrical six-phase motor drives,” IEEE Trans. Ind. Electron., vol. 58,

no. 8, pp. 3242–3252, 2011, doi: 10.1109/TIE.2010.2089943.

[61] F. Wang et al., “Finite Control Set Model Predictive Torque Control of Induction Machine With a Robust Adaptive Observer,” IEEE Trans. Ind. Electron., vol. 64, no. 4, pp. 2631–2641, 2017, doi: 10.1109/TIE.2016.2529558.

[62] F. Wang et al., “An encoderless predictive torque control for an induction machine with a revised prediction model and EFOSMO,” IEEE Trans. Ind. Electron., vol. 61, no. 12, pp. 6635–6644, 2014, doi: 10.1109/TIE.2014.2317140.

[63] J. Rodríguez, J. Pontt, P. Correa, P. Cortés, and C. Silva, “A new modulation method to reduce common-mode voltages in multilevel inverters,” IEEE Trans. Ind. Electron., vol. 51, no. 4, pp. 834–839, 2004, doi: 10.1109/TIE.2004.831735.

[64] S. Kouro, P. Cortés, R. Vargas, U. Ammann, and J. Rodríguez, “Model predictive control - A simple and powerful Method to control power converters,” IEEE Transactions on Industrial Electronics, vol. 56, no. 6. pp.

1826–1838, 2009, doi: 10.1109/TIE.2008.2008349.

[65] P. Zanchetta, D. B. Gerry, V. G. Monopoli, J. C. Clare, and P. W. Wheeler, “Predictive current control for multilevel active rectifiers with reduced switching frequency,” IEEE Trans. Ind. Electron., vol. 55, no. 1, pp. 163– 172, 2008, doi: 10.1109/TIE.2007.903939.

[66] S. Kwak and J. C. Park, “Predictive control method with future zero-sequence voltage to reduce switching losses in three-phase voltage source inverters,”

IEEE Trans. Power Electron., vol. 30, no. 3, pp. 1558–1566, 2015, doi: 10.1109/TPEL.2014.2304719.

[67] Q. Tu, Z. Xu, and L. Xu, “Reduced Switching-frequency modulation and circulating current suppression for modular multilevel converters,” IEEE Trans. Power Deliv., vol. 26, no. 3, pp. 2009–2017, 2011, doi:

133 10.1109/TPWRD.2011.2115258.

[68] P. Cortes, A. Wilson, S. Kouro, J. Rodriguez, and H. Abu-Rub, “Model predictive control of multilevel cascaded H-bridge inverters,” IEEE Transactions on Industrial Electronics, vol. 57, no. 8. pp. 2691–2699, 2010, doi: 10.1109/TIE.2010.2041733.

[69] C. F. Garcia, C. A. Silva, J. R. Rodriguez, P. Zanchetta, and S. A. Odhano, “Modulated Model-Predictive Control with Optimized Overmodulation,”

IEEE J. Emerg. Sel. Top. Power Electron., vol. 7, no. 1, pp. 404–413, 2019, doi: 10.1109/JESTPE.2018.2828198.

[70] I. Kim, R. Chan, and S. Kwak, “Model predictive control method for CHB multi-level inverter with reduced calculation complexity and fast dynamics,”

IET Electr. Power Appl., vol. 11, no. 5, pp. 784–792, 2017, doi: 10.1049/iet- epa.2016.0330.

[71] U. M. Choi, F. Blaabjerg, and K. B. Lee, “Study and handling methods of power IGBT Module failures in power electronic converter systems,” IEEE Transactions on Power Electronics, vol. 30, no. 5. pp. 2517–2533, 2015, doi: 10.1109/TPEL.2014.2373390.

[72] P. Mehta, M. Kumar, and S. Sahoo, “Fault Diagnosis in Five-level CHB Inverter using Normalization Factor and THD Analysis,” India International Conference on Power Electronics, IICPE, vol. 2018-Decem. 2018, doi:

10.1109/IICPE.2018.8709547.

[73] S. Ouni et al., “Quick diagnosis of short circuit faults in cascaded H-bridge multilevel inverters using FPGA,” J. Power Electron., vol. 17, no. 1, pp. 56– 66, 2017, doi: 10.6113/JPE.2017.17.1.56.

[74] N. Raj, T. Kale, A. Anand, G. Jagadanand, and S. George, “Switch fault detection and diagnosis in space vector modulated cascaded H-bridge multilevel inverter,” International Journal of Electronics, vol. 105, no. 12.

pp. 1977–1992, 2018, doi: 10.1080/00207217.2018.1494327.

[75] N. Raj, G. Jagadanand, and S. George, “Fault detection and diagnosis in asymmetric multilevel inverter using artificial neural network,” International Journal of Electronics, vol. 105, no. 4. pp. 559–571, 2018, doi: 10.1080/00207217.2017.1378382.

[76] E. Parimalasundar and N. Suthanthira Vanitha, “Identification of open-switch and short-switch failure of multilevel inverters through DWT and ANN

approach using LabVIEW,” Journal of Electrical Engineering and

Technology, vol. 10, no. 6. pp. 2277–2287, 2015, doi: 10.5370/JEET.2015.10.6.2277.

[77] M. Chai, N. B. Y. Gorla, and S. K. Panda, “Fault Detection and Localization for Cascaded H-Bridge Multilevel Converter with Model Predictive Control,”

IEEE Transactions on Power Electronics. pp. 1–1, 2020, doi: 10.1109/tpel.2020.2978670.

[78] X. Wei et al., “Parallel Open-Circuit Fault Diagnosis Method of a Cascaded Full-Bridge NPC Inverter with Model Predictive Control,” IEEE Trans. Ind. Electron., vol. 0046, no. c, pp. 1–1, 2020, doi: 10.1109/tie.2020.3028801. [79] J. Rodríguez et al., “Operation of a Medium-Voltage Drive Under Faulty

134 1080–1085, 2005.

[80] P. Correa and J. Rodriguez, “Control strategy reconfiguration for a multilevel inverter operating with bypassed cells,” IEEE International Symposium on Industrial Electronics. pp. 3162–3167, 2007, doi: 10.1109/ISIE.2007.4375121.

[81] S. Wei, B. Wu, F. Li, and X. Sun, “Control method for cascaded H-bridge multilevel inverter with faulty power cells,” Conference Proceedings - IEEE Applied Power Electronics Conference and Exposition - APEC, vol. 1. pp.

261–267, 2003, doi: 10.1109/apec.2003.1179224.

[82] K. Shirakawa, K. Obayashi, H. Taki, M. Fujitsuna, and T. Shimizu, “Z- matched active common-mode canceller for the suppression of common- mode current in an inverter system,” IEEJ Journal of Industry Applications,

vol. 8, no. 1. pp. 142–151, 2019, doi: 10.1541/ieejjia.8.142.

[83] N. P. Quang and J. A. Dittrich, “Vector Control of Three-Phase AC Machines: System Development in the Practice,” Power Syst., vol. 20, 2008.

[84] T. T. Minh, MultilevelInverters-converted. 2015.

[85] I. F. F. Indusity and A. Magazine, “Minimizing electric bearing currents in ASD systems,” 1998.

PL-1

PHỤ LỤC

Phụ lục 1. Hệ thống thực nghiệm nghịch lưu 11 mức cầu H nối tầng

Mạch cầu H sử dụng 4 van bán dẫn MOSFET W55NM60N kênh N của hãng ST, VDS=600V, ID=51A, trên mạch đƣợc thiết kế cảdriver điều khiển van trên cùng một bo mạch, giúp mạch có tính module hóa cao, nhỏ gọn, linh hoạt khi lắp đặt.

Sơ đồ nguyên lý của mạch gồm 4 khối chính thể hiện nhƣ bản vẽ thiết kế.

- Khối nguồn DC 24V-15V-5V: sử dụng IC 2405 và 2415 tạo nguồn 5 VDC và 15 VDC cách ly cấp cho IC cách ly quang và driver điều khiển van từ nguồn đầu