L ỜI CẢM ƠN
4.1. Thực nghiệm thuật toán tổng quát hóa điều chế SVM
4.1.1. Điều kiện thực nghiệm
Cấu trúc hệ thống thực nghiệm nghịch lƣu 11 cầu H nối tầng nhƣhình dƣới đây
Kit FPGA Spartan 6
Mạch Driver IR21844 CHB MLI 11 mức P W M Tải Tín hiệu điều khiển van PC
Hình 4. 1. Cấu trúc hệ thống thực nghiệm nghịch lưu 11 mức cầu H nối tầng điều chế
vector không gian
Thuật toán SVM đƣợc thực hiện bằng Toolbox System Generator for DSP trên Matlab/Simulink, mô phỏng chƣơng trình FPGA trực tiếp trên Simulink; kết nối và mô phỏng trực tiếp kit phát triển với Matlab/Simulink (Hardware Co-Simulation); dịch file mô phỏng sang ngôn ngữ VHDL, phục vụ cho lập trình FPGA trên ISE Xilinx. Thuật toán đƣợc đổ từ máy tính xuống FPGA thông qua cáp USB. Đầu ra
100 của FPGA là xung điều khiển dạng số. Xung này đƣợc đƣa vào mạch driver để tạo ra tín hiệu điều khiển đóng ngắt van bán dẫn công suất MOSFET W55NM60N.
Mô hình hệ thống nghịch lƣu ba pha 11 mức cầu H nối tầng gồm các thiết bị chính:
- 15 cầu H có driver điều khiển van (mỗi pha gồm 5 cầu H mắc nối tiếp nhau) sơ đồđấu nối nhƣ PL1
- 1 kit Spartan 6 để phát xung PWM điều chế cho 15 cầu H bằng thuật toán SVM.
- 1 mạch giao diện phân phối xung từFPGA đến từng cell. Mạch vẽ thiết kế nhƣ
PL1
- Biến áp 1 pha với công suất P = 4kW, 15 đầu ra xoay chiều với hệ số biến áp n=220/120 cung cấp nguồn xoay chiều cho từng cầu H thể hiện nhƣ PL1.
Hình 4. 2. Hệ thống thực nghiệm nghịch lưu 11 mức cầu H nối tầng
Thực nghiệm hệ thống nghịch lƣu trên với điện áp UDC= 60 VDC cấp cho mỗi cầu H, tải thuần trở có giá trị 144 ohm cho mỗi pha. Dạng điện áp đặt có tần số f = 50Hz, tần sốrăng cƣa điều chế frc = 1500 Hz, hệ sốđiều chế m = 0.9.
4.1.2. Triển khai thuật toán trên FPGA
Sơ đồ khối thực hiện thuật toán điều chế SVM tổng quát trên FPGA thể hiện ở
Hình 4. 3.
Việc lập trình FPGA của thuật toán SVM đƣợc thực hiện băng bằng Toolbox System Generator for DSP trên Matlab/Simulink. System Generator là một công cụ
101 thiết kế hệ thống giúp cho việc thiết kế các ứng dụng phần cứng trong FPGA và mô phỏng Simulink. Nó đƣợc sử dụng giống nhƣ các khối Simulink thông thƣờng, cung cấp các khối tính toán toán học, logic, bộ nhớ, các khối DSP,… để xây dựng một hệ thống xử lý tín hiệu phức tạp. Bộ công cụ này cho phép lập trình FPGA bằng giao diện khối một cách trực quan, dễ sử dụng, khả năng mô hình hóa cao. Việc lập trình trên FPGA qua các bƣớc: mô phỏng chƣơng trình FPGA trực tiếp trên Simulink; kết nối và mô phỏng trực tiếp kit phát triển với Matlab/Simulink (Hardware Co-Simulation); dịch file mô phỏng sang ngôn ngữ VHDL, phục vụ cho lập trình FPGA trên ISE Xilinx
Vref V*new vα, vβ kAN, kBN, kCN abc αβ Find Vref
Find position of Vref
Sector
D, kx, ky, mx, my
Sawtooth
Find duty cycles Find level sate
kAN kBN kCN
Find switching state
Ti
Pulses to switch
Sector D, kx, ky
mx, my
clock enable reset
Ti
m
e
FPGA Spartan 6
Hình 4. 3. Sơ đồ khối thực hiện thuật toán điều chế SVM tổng quát trên FPGA
4.1.3. Kết quả thực nghiệm
Dạng sóng điện áp trên pha có dạng 11 mức nhƣ mô phỏng đƣợc hiển thị trên oscilloscope trên hình Hình 4. 4.
Dạng điện áp trên tải có dạng đúng nhƣ trên mô phỏng. Độ lớn của điện áp đúng nhƣ theo tính toán với THD tƣơng đƣơng kết quả mô phỏng (2,2%) nhƣ Hình 4. 5.
102 Tín hiệu điều khiển mở van khi điều chế bằng thuật toán Sin PWM và thuật toán SVM. Dựa vào tín hiệu mở van ta thấy sơ đồ SVM sẽ khiến van bán dẫn chuyển mạch ít lần hơn trong một chu kỳ. Điều này là rất có lợi, nhất là với ứng dụng công suất lớn sẽ giảm đƣợc đáng kể tổn thất do đóng cắt van.
Hình 4. 4. Dạng sóng điện áp pha 11 mức Hình 4. 5. Dạng sóng điện áp trên tải
a) b)
Hình 4. 6. Tín hiệu mở van a) điều chế bằng SVM, b) điều chế SVM
4.2. Kết quả thực nghiệm thuật toán SVM cho CHB – MLI trong điều kiện lỗi.
4.2.1. Điều kiện thực nghiệm
Để thực nghiệm thuật toán phát hiện sự cố hở mạch van và phƣơng pháp SVM đƣợc đề xuất cho trƣờng hợp lỗi, luận án sử dụng cấu trúc nhƣ Hình 4. 7.
Thuật toán phát hiện lỗi đƣợc lập trình trên máy tính với phần mềm phiên bản
Vivado 2016.4, đƣợc mô phỏng kiểm chứng trƣớc khi chạy thực nghiệm. Sau đó thuật toán đƣợc thực nghiệm bằng việc nạp chƣơng trình điều khiển cho FPGA từ máy tính thông qua cáp USB. Bộ thực nghiệm CHB-MLI 11 mức nhƣ Hình 4. 8, hệ
103 thống điều khiển sử dụng kit FPGA ZYNQ Z7. Các thông số, điều kiện thực nghiệm hoàn toàn tƣơng đồng với mô phỏng đƣợc trình bày trong Phụ lục 5.
Kit FPGA Zybo Z7 20
U SB P W M Đ iê n á p từ ng c ầu Mạch chuẩn hóa LM 339 Mạch đo áp LM 358 Mạch phát hiện sai lệch Điện áp từng cầu sau phân áp PC Mạch Driver IR21844 CHB MLI 11 mức Tải Tín hiệu điều khiển van Tí n hi ệu đ iê n áp s a u ch u ẩn h ó a Hình 4. 7. Cấu trúc hệ thống thực nghiệm CHB – MLI phát hiện và xử lý lỗi Kit FPGA Tải RL CHB-MLI 11 mức Oscilloscope Laptop Hình 4. 8. Hệ thống thực nghiệm CHB-MLI phát hiện và xử lý lỗi.
104 Sơđồ khối thực hiện thuật toán SVM phát hiện và xử lý lỗi thể hiện nhƣ Hình 4. 9.Sơ đồ khối lập trình trên FPGA thể hiện nhƣ Phụ lục 7. Mô tả code lập trình trên Vivado thể hiện nhƣ Phụ lục 7. Vref V*new vα, vβ kAN, kBN, kCN Vc_cellx abc αβ Find Vref
Find position of Vref
Sector
D, kx, ky, mx, my
Sawtooth
Find duty cycles Find level sate
kAN kBN kCN
Find switching state
Delay Ti Counter error T1 XOR T2 Pulses to switch Sector D, kx, ky mx, my fault signal clock enable reset
T
im
e
Zybo Z7-20
Hình 4. 9. Sơ đồ khối thực hiện thuật toán điều chế SVM phát hiện và xử lý lỗi trên FPGA
4.2.3. Kết quả thực nghiệm
4.2.3.1. Thuật toán phát hiện lỗi.
Hình 4. 10 mô tả các tín hiệu fault signal, KHcellx và Vc_cellx của cầu HA3 trong 2 trƣờng hợp. Khi không có lỗi, KHcellHA3 bằng Vc_cellHA3và tín hiệu fault signal bằng 0. Khi van S1 của cell HA3 bị hở mạch, Vc_cellHA3bằng 0 khi KHcellHA3 bằng 1. Sau 1ms tín hiệu fault signal đƣợc set và báo cầu HA3 có lỗi.
105 KHcellHA3 KHcellHA3 KHcellHA3 Vc_cellHA3 Vc_cellHA3 Vc_cellHA3
fault signal 1ms fault signal
fault signal
Hình 4. 10. Các tín hiệu fault signal, KHcellx và Vc_cellx của cầu HA3
T2 T1 Tdelay KHcellHA3 Vc_cellHA3 fault signal a) T1 KHcellHA3 Vc_cellHA3 fault signal b)
Hình 4. 11. Các tín hiệu T1, T2, fault signal, KHcellx và Vc_cellx của cầu HA3 trong FPGA a) không có lỗi b) van S1 của cầu HA3 lỗi.
Hình 4. 11 mô tả các tín hiệu T1, T2, fault signal, KHcellx và Vc_cellx của cầu HA3 trong FPGA. Hai bộ đếm T1, T2 có tần số xung clock là 100kHz, tƣơng đƣơng các bƣớc đếm là 10ns, các giá trị TC1 = 100, TC2 = 200 tƣơngứng với 1ms và 2ms.
106 Để kiểm nghiệm phƣơng pháp điều SVM trong trƣờng hợp có sự cố, ta sử dụng kịch bản nhƣ Bảng 2. 9. Đầu tiên, van S1 cầu HA3 gặp lỗi, sau đó 0.1s, van S3 của các cầu HB1, HB3 và HB5 gặp sự cố hở mạch. Các kết quả đƣợc chia thành 3 trƣờng hợp sau: (1) không có lỗi, (2) cầu HA3 có lỗi (3) cầu HA3, HB1, HB3 và HB5 có lỗi.
Khi không có lỗi, điện áp đầu ra của CHB-MLI có dạng đủ 11 mức, thể hiện trên
Hình 4. 12(1), Hình 4. 13(1) và Hình 4. 14 (1),điện áp đầu ra trên tải và dòng điện bằng 185V và 3.8A. Khi van S1 của HA3 gặp sự cố, lỗi hở mạch đƣợc phát hiện sau 1ms và HA3 bị loại bỏ khỏi hệ thống. Pha A chỉ còn 4 cầu H hoạt động, điện áp đầu ra trên tải và dòng điện cân bằng, biên độkhông thay đổi, thể hiện trên Hình 4. 12 (2) và Hình 4. 13 (2). Sau 0.1s, van S3 của các cầu HB1, HB3 và HB5 bị lỗi, thuật toán SVM tiếp tục loại bỏ các cầu này khỏi hệ thống. Điện áp đầu ra cực đại của CHB-MLI bị suy giảm, làm cho điện áp đầu ra trên tải và dòng điện giảm xuống còn 138V và 2.7A, mô tả trên Hình 4. 13 (3), Hình 4. 14(3).
-250 -200 -150 -100 -50 0 50 100 150 200 250 (1) (2) (3) fault VCN VBN VAN fault VBN VAN VCN VAN VBN VCN Hình 4. 12. Điện áp đầu ra nghịch lưu.
107 -200 -100 0 100 200 fault VBZ VAZ VCZ fault VBZ VAZ VCZ VAZ VBZ VCZ (1) (2) (3) Hình 4. 13. Điện áp đầu ra trên tải. -6 -4 -2 0 2 4 6 iA iB iC (1) (2) (3) fault fault iA iB iC iA iB iC Hình 4. 14. Dòng điện qua tải.
108 -80 -60 -40 -20 0 20 40 60 80 (1) (2) (3) Hình 4. 15. CMV.
Hình 4. 15 thể hiện CMV trong 3 trƣờng hợp, khi không có lỗi giá trị CMV nằm trong khoảng ±13V, bằng 1/3 giá trịVdc đặt trên các tụ. Khi sự cố hở mạch van xảy ra, giá trị CMV tăng lên, do các mức trạng thái làm CMV nhỏđã bị loại bỏ vì chứa lỗi.
Kết quả thực nghiệm thu đƣợc giống với mô phỏng ở phần trƣớc. Qua đó chứng minh đƣợc khảnăng hoạt động của các thuật toán trong thực tế.
Qua các kết quả thu đƣợc từ thực nghiệm và mô phỏng, luận án đã kiểm chứng đƣợc tính đúng đắn, khảnăng vận hành của thuật toán phát hiện lỗi và phƣơng pháp điều chế SVM khi xét tới lỗi trong thực tế. Thuật toán phát hiện lỗi đã đảm bảo những yêu cầu: chính xác; thời gian phát hiện ngắn (1ms) so với các phƣơng pháp cũ; thuật toán đơn giản. Phƣơng pháp điều chế SVM trong trƣờng hợp có lỗi đƣợc áp cho CHB-MLI 11 mức với phụ tải RL, giúp hệ thống vận hành ổn định khi có sự cố hở mạch, điện áp và dòng điện đầu ra luôn cân bằng, sụt giảm điện áp trên CHB- MLI là nhỏ nhất, đồng thời CMV đƣợc tối ƣu.
4.3. Thực nghiệm thuật toán MPC cải tiến tải RL 4.3.1. Điều kiện thực nghiệm 4.3.1. Điều kiện thực nghiệm
Sơ đồ cấu trúc bộ thực nghiệm MPC cho CHB – MLI nối tải RL nhƣ Hình 4.20.
Sau đó, thuật toán điều khiển nạp cho kit FPGA thông qua cáp USB. Mạch đo dòng điện và ADC đƣợc thể hiện nhƣ Phụ lục 3.
13v
-13v
40v
109
Kit FPGA Zybo Z7 20
U SB P W M Dòng điện ba pha Đo dòng điện LA55-P ADC AD7328 PC Tín hiệu điều khiển số G ia o ti ếp S P I Mạch Driver IR21844 CHB MLI 11 mức Tải Tín hiệu điều khiển van
Hình 4. 16. Sơ đồ cấu trúc bộ thực nghiệm MPC cho CHB – MLI nối tải RL
Quá trình xây dựng thuật toán MPC cải tiến cho nghịch lƣu 11 mức cấu trúc cầu H nối tầng nối tải RL nhƣ Phụ lục 4. Tính đúng đắn và hiệu quả của thuật toán MPC cải tiến cho nghịch lƣu đa mức cầu H nối tầng nối tải trở cảm đƣợc kiểm chứng bằng mô hình mô phỏng trên phần mềm MATLAB-Simulink nhƣ Phụ lục 4
và mô hình thực nghiệm. Cụ thể, thuật toán đƣợc áp dụng cho bộ nghịch lƣu ba pha 11 mức cầu H nối tầng, với tải trở cảm.
Các thông số mô phỏng hệ thống đƣợc thể hiện trong Bảng 4. 1
Bảng 4. 1. Thông số mô phỏng và thực nghiệm.
Điện áp phía DC của mỗi cầu H Vdc 20 V
Điện trở tải R 15
Điện cảm tải L 3,8 mH
Chu kỳ trích mẫu T 50 ms
Tần sốdòng điện đặt f 50 Hz
Để đánh giá chất lƣợng của bộ điều khiển dự báo MPC, tiến hành khảo sát trong giai đoạn dòng điện đặt có biên độ không đổi và trong giai đoạn có sự thay đổi đột ngột của biên độdòng điện đặt. Giá trị của biên độdòng điện đặt đƣợc thể hiện trong Bảng 4. 2
Do trong giai đoạn quá độ, giá trị sai lệch của dòng điện rất lớn, nên các thành phần trọng số tối ƣu điện áp common mode và tối ƣu số lần đóng cắt van bán dẫn chỉ đƣợc sử dụng khi dòng điện trong mỗi pha nghịch lƣu đã ổn định về biên độ.
110 Giá trị các trọng số trong từng giai đoạn khảo sát đƣợc thể hiện chi tiết trong Bảng 4. 3
Bảng 4. 2. Giá trị của biên độdòng điện đặt.
Thời điểm (s) 0 0,205
Biên độdòng điện đặt (A) 2 4
Bảng 4. 3. Giá trị các trọng số trong các giai đoạn khảo sát.
Thời điểm (s) 0 – 0,02 0,02 – 0,2 0,2 – 0,22 0,22 – 0,4 Trọng số tối ƣu điện áp
common-mode 0 0,2 0 0,2
Thời điểm (s) 0 – 0,11 0,11 – 0,2 0,2 – 0,31 0,31 – 0,4
Trọng số tối ƣu đóng cắt 0 0,04 0 0,04
4.3.2. Triển khai thuật toán trên FPGA
Lƣu đồ khối thực thi thuật toán MPC cải tiến trên kit Zybo Z7-20.
Mô tả tổng quan về triển khai chƣơng trình trên FPGA: khối Timer có chức năng tạo ra một xung có độ rộng bằng 10 ns sau mỗi khoảng thời gian cố định là 50s. Xung này đƣa vào khối ADC đểcho phép chƣơng trình đọc dữ liệu dòng điện hoạt động. Khối ADC này đƣợc lập trình để kit có thể giao tiếp với IC ADC nằm trên mạch đo dòng điện bên ngoài thông qua chuẩn SPI, với xung sử dụng có tần số 10 MHz. Sau khi khâu đọc dòng điện hoàn thành, khối ADC sẽ gửi một tín hiệu cho phép khối tiếp theo hoạt động. Tín hiệu hoàn thành của khối phía trƣớc là tín hiệu cho phép hoạt động của khối phía sau. Chƣơng trình hoạt động tuần tựnhƣ vậy cho tới khi hoàn thành hết một lƣợt. Đầu ra cuối cùng của chƣơng trình là tín hiệu logic để điều khiển đóng mở các van bán dẫn trên hệ thống nghịch lƣu. Đầu ra này sẽ có giá trịkhông đổi cho tới khi lƣợt chạy chƣơng trình tiếp theo đƣợc hoàn thành.
131 modular multilevel converter based HVDC system,” in IECON Proceedings (Industrial Electronics Conference), 2011, pp. 849–854, doi: 10.1109/IECON.2011.6119421.
[43] S. Wei, B. Wu, F. Li, and C. Liu, “A general space vector PWM control algorithm for multilevel inverters,” Conf. Proc. - IEEE Appl. Power Electron. Conf. Expo. - APEC, vol. 1, no. 1, pp. 562–568, 2003, doi: 10.1109/apec.2003.1179268.
[44] Y. Deng, K. H. Teo, C. Duan, T. G. Habetler, and R. G. Harley, “A fast and generalized space vector modulation scheme for multilevel inverters,” IEEE Transactions on Power Electronics, vol. 29, no. 10. pp. 5204–5217, 2014, doi: 10.1109/TPEL.2013.2293734.
[45] A. K. Gupta and A. M. Khambadkone, “A space vector PWM scheme for multilevel inverters based on two-level space vector PWM,” IEEE Trans. Ind. Electron., vol. 53, no. 5, pp. 1631–1639, 2006, doi: 10.1109/TIE.2006.881989.
[46] F. Chen and W. Qiao, “A general space vector PWM scheme for multilevel inverters,” ECCE 2016 - IEEE Energy Conversion Congress and Exposition, Proceedings. 2016, doi: 10.1109/ECCE.2016.7854687.
[47] J. Rodríguez, J. Pontt, C. Silva, P. Cortés, U. Amman, and S. Rees, “Predictive current control of a voltage source inverter,” PESC Rec. - IEEE Annu. Power Electron. Spec. Conf., vol. 3, pp. 2192–2196, 2004, doi: 10.1109/PESC.2004.1355460.
[48] R. M. Kennel, M. Kazmierkowski, J. Rodriguez, and P. Cortes, “Predictive control in power electronics and drives,” 2008, pp. 1–90, doi: 10.1109/isie.2008.4677323.
[49] T. Geyer, Model Predictive Control of High Power Converters and Industrial
Drives. 2016.
[50] J. Holtz and S. Stadtfeld, “PREDICTIVE CONTROLLER FOR THE STATOR CURRENT VECTOR OF AC MACHINES FED FROM A SWITCHED VOLTAGE SOURCE.,” 1983, vol. 2, pp. 1665–1675.
[51] R. Kennel and D. Schröder, “PREDICTIVE CONTROL STRATEGY FOR CONVERTERS,” in Control in Power Electronics and Electrical Drives 1983, 1984, pp. 415–422.
[52] J. R. and P. Cortes, PREDICTIVE CONTROL OF POWER CONVERTERS AND ELECTRICAL DRIVES. 2012.
[53] C. Buccella, C. Cecati, and H. Latafat, “Digital control of power converters - A survey,” IEEE Trans. Ind. Informatics, vol. 8, no. 3, pp. 437–447, 2012, doi: 10.1109/TII.2012.2192280.
[54] M. Pérez, M. Vásquez, J. Rodríguez, and J. Pontt, “FPGA-based predictive current control of a three-phase active front end rectifier,” Proc. IEEE Int. Conf. Ind. Technol., 2009, doi: 10.1109/ICIT.2009.4939703.
[55] S. Borreggine, V. G. Monopoli, G. Rizzello, D. Naso, F. Cupertino, and R. Consoletti, “A review on model predictive control and its applications in