Ở đây đã phân tích một cách chi tiết phương pháp biến điệu vectơ không gian trực tiếp cho biến tần kiểu ma trận. Thuật toán điều khiển đã được xây dựng, kiểm nghiệm bằng mô phỏng.
Mô hình mô phỏng được xây dựng bám sát khả năng thực hiện trong thực tế, từ mạch lực đến mạch điều khiển. Qua các bước mô phỏng thời gian để
hiện thực hóa ý đồ thiết kế được rút ngắn đáng kể.
Các kết quả trong chương 4 này là cơ sở để xây dựng toàn bộ hệ thống
điều khiển cho biến tần MC sẽ trình bày trong chương 5.
Hình 4.10Dòng đầu vào biến tần và phân tích phổ Furiê (có mạch lọc đầu vào).
Hình 4.12 Dạng điện áp đầu ra biến tần và phân tích phổ Furiê.
Chương 5 XÂY DỰNG HỆ THỐNG ĐIỀU KHIỂN CHO BIẾN TẦN KIỂU MA TRẬN 5.1 Cấu trúc của hệ thống điều khiển biến tần kiểu ma trận Ua Ub Uc Lf Cf M Khối tính toán dùng DSP Đo lường dòng điện Gate driver Mạch điều khiển lôgic & chuyển mạch dùng CPLD Mạch đo điện áp lưới & đồng bộ BDS LEM Input filter
Hình 5.1 Sơ đồ cấu trúc hệ thống điều khiển trong MC.
Hệ thống điều khiển cho MC theo phương pháp biến điệu vectơ không gian, có cấu trúc biểu diễn trên hình 5.1, gồm các phần chính như sau:
1.Khâu tính toán các thời gian biến điệu cho các van trong mạch lực theo
quy luật biến điệu vectơ không gian do DSP đảm nhiệm.
2.Mạch lôgic. Mạch lôgic tiếp nhận các tín hiệu thời gian biến điệu, lựa
chọn các tổ hợp van tương ứng với các vectơ được lựa chọn, và điều khiển bản thân quá trình chuyển mạch giữa các van.
3.Gate driver. Đây là mạch tiếp nhận các tín hiệu điều khiển van, chuyển
Một chức năng quan trọng của mạch này là đảm bảo cách ly giữa mạch lực và mạch điều khiển.
Trong hệ thống điều khiển sử dụng card EzDSP 2812 của TI. Đây là mảng mạch tối thiểu với chip DSP F2812, có cấu hình chuyên dùng cho các chức năng về điều khiển, cùng các cổng vào ra phục vụ cho việc phát triển các ứng dụng dùng DSP. F2812 thuộc họ DSP C2000 của TI có tích hợp sẵn PWM, biến đổi A/D, đầu vào cho encoder,… Phần mềm phát triển của họ DSP C2000 Composer Studio được tích hợp trong môi trường MATLAB, tạo điều kiện dễ dàng cho quá trình kết hợp giữa mô phỏng và thử nghiệm với hệ
thống thực nghiệm. Nhờ đó việc sử dụng các DSP đã rút ngắn đáng kể thời gian phát triển một ứng dụng.
Mặc dù các DSP rất mạnh về tốc độ tính toán nhưng việc điều khiển các van bán dẫn đòi hỏi các tín hiệu trong khoảng 1 đến 2 µS, do đó không thể tạo ra tín hiệu điều khiển trong vòng lặp tính toán được. Các tín hiệu này phải
được tạo ra từ phần cứng. Các hàm lôgic phải thực hiện ở đây quá phức tạp nên không thể thiết kế bằng các mạch điện tử thông thường. Phương pháp đưa ra ở đây là thiết kế bằng phần mềm nhưng tín hiệu tạo ra sẽ được cứng hoá bằng các mạch logic lập trình được. Mức độ phức tạp của logic điều khiển MC đòi hỏi phải sử dụng đến các mạch tích hợp cao như CPLD.
Tín hiệu điều khiển đưa đến mạch lực của MC để điều khiển 18 IGBT. IGBT yêu cầu tín hiệu mở +15V, tín hiệu để khóa -5V. Với sơ đồ van trong MC buộc phải sử dụng các mạch Gate Driver đơn (Single Gate Driver) để tạo tín hiệu điều khiển cho từng IGBT. Mỗi mạch Gate Driver đơn được cung cấp bằng một nguồn cách ly công suất nhỏ.
5.2 Khâu tính toán quy luật biến điệu
Khâu tính toán quy luật biến điệu sử dụng DSP có sơđồ cấu trúc đơn giản hóa như trên hình 5.2. Các biểu thức tính toán như đã trình bày trong chương
4. Tín hiệu điện áp dây đầu vào uAB, uBC lấy vào từ biến đổi ADC dùng để
tính toán giá trị biên độ Ui và góc pha trong góc phần sáu của vectơ điện áp
đầu vào, ∆i. Khâu lượng đặt đầu ra cho ra giá trị biên độ và góc pha Uo, ∆o của vectơ áp đầu ra. Khâu tính toán cho ra các hệ số biến điệu d1, d2, d3, d4.
Hình 5.2 Sơ đồ cấu trúc khâu tính toán dùng DSP.
Để biến các hệ số biến điệu thành tín hiệu điều khiển theo thời gian, cần sử dụng 4 khối PWM trong EVA và EVB (Event Manager A, B). Các đầu ra của các PWM t1, t2, t3, t4 là các tín hiệu điều khiển các tổ hợp van trong một chu kỳ cắt mẫu. Chu kỳ cắt mẫu, Ts, được xác lập trong các khối Event Manager A, B.
SaA1
SaA2 SbA2 ScA2
SbA1 ScA1 SaB1
SaB2 SbB2 ScB2 SbB1 ScB1 SaC1 SaC2 SbC2 ScC2 SbC1 ScC1 A B a b c SaA C SbA ScA SaB SbB ScB SaC SbC ScC
5.3 Khâu điều khiển lôgic
Trong mỗi chu kỳ cắt mẫu thuật toán biến điệu vectơ không gian sẽ cho ra các tín hiệu là thời gian sử dụng các vectơ biên chuẩn. Mạch lôgic điều khiển MC có hai chức năng chính:
1.Lựa chọn các tổ hợp van.
2.Điều khiển quá trình chuyển mạch theo sơ đồ mạch lực của MC cho trên hình 5.3.
5.3.1 Lựa chọn các tổ hợp van
Bảng 5.1 Lôgic lựa chọn các tổ hợp van
Thời gian tính toán Thời gian
Các sector d1 d2 d3 d4 d0 Thứ tự chuyển mạch
I1-U1 I4-U4 abb cbb aab ccb ccc d3-d1-d2-d4-d0-d4-d2-d1-d3 I1-U2 I4-U5 acc abb aac aab bbb d1-d3-d4-d2-d0-d2-d4-d3-d1 I1-U3 I4-U6 bcc acc bbc aac aaa d3-d1-d2-d4-d0-d4-d2-d1-d3 I1-U4 I4-U1 baa bcc bba bbc ccc d1-d3-d4-d2-d0-d2-d4-d3-d1 I1-U5 I4-U2 caa baa cca bba bbb d3-d1-d2-d4-d0-d4-d2-d1-d3 I1-U6 I4-U3 cbb caa ccb cca aaa d1-d3-d4-d2-d0-d2-d4-d3-d1 I2-U1 I5-U4 aab ccb bab bcb ccc d1-d3-d4-d2-d0-d2-d4-d3-d1 I2-U2 I5-U5 aac aab cac bab bbb d3-d1-d2-d4-d0-d4-d2-d1-d3 I2-U3 I5-U6 bbc aac cbc cac aaa d1-d3-d4-d2-d0-d2-d4-d3-d1 I2-U4 I5-U1 bba bbc aba cbc ccc d3-d1-d2-d4-d0-d4-d2-d1-d3 I2-U5 I5-U2 cca bba aca aba bbb d1-d3-d4-d2-d0-d2-d4-d3-d1 I2-U6 I5-U3 ccb cca bcb aca aaa d3-d1-d2-d4-d0-d4-d2-d1-d3 I3-U1 I6-U4 bab bcb baa bcc ccc d3-d1-d2-d4-d0-d4-d2-d1-d3 I3-U2 I6-U5 cac bab caa baa bbb d1-d3-d4-d2-d0-d2-d4-d3-d1 I3-U3 I6-U6 cbc cac cbb caa aaa d3-d1-d2-d4-d0-d4-d2-d1-d3 I3-U4 I6-U1 aba cbc abb cbb ccc d1-d3-d4-d2-d0-d2-d4-d3-d1 I3-U5 I6-U2 aca aba acc abb bbb d3-d1-d2-d4-d0-d4-d2-d1-d3 I3-U6 I6-U3 bcb aca bcc acc aaa d1-d3-d4-d2-d0-d2-d4-d3-d1
Việc lựa chọn các tổ hợp van ứng với các sector trên mặt phẳng vectơ điện áp ra và vectơ dòng điện vào tuân theo bảng 5.1. Các tổ hợp van này xác
định pha đầu ra nào sẽ được nối vào pha đầu vào nào. Ví dụ, tổ hợp van abb nghĩa là đầu ra pha A được nối vào đầu vào pha a, đầu ra các pha B, C đều
điều khiển mở. Các dòng của bảng 5.1 tương ứng với các sector Ii-Uj (i,j = 1..6) trên mặt phẳng vectơ. Các cột thời gian tương ứng với thời gian mà các tổ hợp này được sử dụng do phần
tính toán đưa ra. Thứ tự chuyển mạch cho biết thứ tự sử dụng các tổ hợp van. Tín hiệu đầu ra điều khiển khoá hai chiều, SxY (x=a, b, c; Y=A, B, C), sẽ là hàm lôgic hoặc (OR) của các đầu vào trên các cột và các hàng. Ua Ub IL>0 SaA1 SaA2 SaB1 SaB2 DaA1 DaA2 DaB1 DaB2 0 A Ua Ub IL>0 SaA1 SaA2 SaB1 SaB2 DaA1 DaA2 DaB1 DaB2 1 Ua Ub IL>0 SaA1 SaA2 SaB1 SaB2 DaA1 DaA2 DaB1 DaB2 2 Ua Ub IL>0 SaA1 SaA2 SaB1 SaB2 DaA1 DaA2 DaB1 DaB2 3 Ua Ub IL>0 SaA1 SaA2 SaB1 SaB2 DaA1 DaA2 DaB1 DaB2 4 A A A A
Hình 5.4 Quá trình chuyển mạch bốn bước giữa pha Ua và pha Ub.
5.3.2 Lôgic điều khiển quá trình chuyển mạch trình chuyển mạch
Lôgic điều khiển quá trình chuyển mạch được xây dựng theo phương pháp chuyển mạch 4 bước. Với chuyển mạch 4 bước chỉ cần kiếm soát được chiều dòng điện mà không cần quan tâm đến điện áp, tối thiểu hoá các khâu đo tín hiệu từ ngoài vào.
Ví dụ về quá trình chuyển mạch giữa pha Ua và pha Ub trên pha đầu ra A, với chiều dòng điện iL>0 được thể hiện trên hình 5.4. Giả sử ban đầu pha a đang dẫn với chiều dòng điện đã cho. Trong khoảng dẫn dòng cả hai IGBT đều
có tín hiệu điều khiển mở, do đó dòng có thể qua khóa theo cả hai chiều. Khi có yêu cầu chuyển mạch, ví dụ từ pha a sang pha b, tùy theo chiều dòng tải, van không dẫn dòng sẽ mất tín hiệu điều khiển trước.
Bước 1. SaA2 không tham gia dẫn dòng nên SaA2 sẽ mất tín hiệu
điều khiển ngay.
- Bước 2. Van ở pha b chuẩn bị
vào dẫn dòng, SbA1, được điều khiển mở. Dòng sẽ chạy qua SbA1 tại thời
điểm đó hoặc tại thời điểm tiếp theo, trong bước thứ ba.
Hình 5.5 Đồ thị thời gian các bước chuyển mạch.
- Bước 3. SaA1 mất tín hiệu điều khiển.
- Bước 4. Tín hiệu điều khiển đưa đến SbA2 để đảm bảo dòng pha b có thể chạy theo cả hai chiều.
Đồ thị thời gian của quá trình được thể hiện trên hình 5.5. Theo hình 5.5 mỗi bước thực hiện cách nhau một khoảng thời gian td, là thời gian khóa, mở
của IGBT, cỡ 1,5 – 2,5 µS. Quá trình xảy ra đối với dòng iL<0 có thể được suy luận tương tự. Như vậy trong chuyển mạch 4 bước thời gian để hoàn tất một quá trình chuyển mạch
là vào khoảng 4,5÷7,5 µS. Trạng thái lôgic của toàn bộ
quá trình chuyển mạch giữa hai pha ứng với cả hai chiều dòng điện được thể hiện dưới dạng bảng như trên bảng 5.2, gồm 8 trạng thái, từ S0 đến
S7. Đồ thị quả bóng của lôgic trạng thái biểu diễn như trên hình 5.6.
SaA=1 SbA=1 No
i>0 i<0 i>0 i<0
SaA1 SaA2 SbA1 SbA2 S0 S0 S0 S1 S7 1 1 0 0 S1 S0 x S2 x 1 0 0 0 S2 S1 x S3 x 1 0 1 0 S3 S2 x S4 x 0 0 1 0 S4 S3 S5 S4 S4 0 0 1 1 S5 x S6 x S4 0 0 0 1 S6 x S7 x S5 0 1 0 1 S7 x S0 x S6 0 1 0 0 Bảng 5.2 Bảng trạng thái lôgic
Quá trình trình toán các hệ số biến điệu cho MC sẽ
tạo ra tín hiệu điều khiển mở các khóa hai chiều sao cho tại một thời điểm bất kỳ không có hai pha đầu vào nào được nối với cùng
một pha đầu ra. Do đó quá trình chuyển mạch là độc lập đối với mỗi pha đầu ra. Với mỗi pha đầu ra sẽ diễn ra quá trình chuyển mạch giữa 3 pha đầu vào với nhau, trong đó quá trình là như nhau giữa a-b, b-c và c-a.
Hình 5.6 Đồ thị quả bóng trạng thái chuyển mạch giữa hai pha đầu vào.
a b c S0 S7 S1 S6 S2 S5 S3 S4 IL<0 IL>0
Hình 5.7 Trạng thái lôgic trong chuyển mạch ba pha.
Từ đó ta có được trạng thái lôgic điều khiển chuyển mạch cho một pha
đầu ra, như được biểu diễn trên hình 5.7, bao gồm 3 chu trình giống nhau. Mỗi chu trình sẽ có hai trạng thái tương đương với hai trạng thái ở hai chu trình khác. Ví dụ, S0 là trạng thái pha a dẫn trong chu trình (a-b) tương
đương với S4, cũng là pha a dẫn trong chu trình (a-c), … Các trạng thái tương đương được đặt trong hình elíp tô đậm trên hình 5.7.
Bảng 5.3 Trạng thái lôgic của quá trình chuyển mạch ba pha.
a=1 b=1 c=1 No No1
i>0 i<0 i>0 i<0 i>0 i<0
Sa1 Sa2 Sb1 Sb2 Sc1 Sc2 S0 S0 S0 S1 S7 11S3 11S5 1 1 0 0 S1 S0 S2 1 0 0 0 S2 S1 S3 1 0 1 0 S3 S2 S4 0 0 1 0 S4 S3 S5 S4 S4 01S1 01S7 0 0 1 1 S5 S6 S4 0 0 0 1 S6 S7 S5 0 1 0 1 00 S7 S0 S6 0 1 0 0 S0 00S3 00S5 S0 S0 S1 S7 1 1 0 0 S1 S0 S2 1 0 0 0 S2 S1 S3 1 0 1 0 S3 S2 S4 0 0 1 0 S4 11S1 11S7 S3 S5 S4 S4 0 0 1 1 S5 S6 S4 0 0 0 1 S6 S7 S5 0 1 0 1 01 S7 S0 S6 0 1 0 0 S0 S1 S7 01S3 01S5 S0 S0 0 0 1 1 S1 S2 S0 0 0 1 0 S2 S3 S1 1 0 1 0 S3 S4 S2 1 0 0 0 S4 S4 S4 00S1 00S7 S3 S5 1 1 0 0 S5 S4 S6 0 1 0 0 S6 S5 S7 0 1 0 1 11 S7 S6 S0 0 0 0 1
Bảng trạng thái lôgic với tính đối xứng như vậy được biểu diễn trên bảng 5.3, trên đó cũng chỉ ra các đầu ra tới điều khiển các IGBT tương ứng Sa1, Sa2, Sb1, Sb2, Sc1, Sc2. Trong ký hiệu này ta bỏ qua chữ cái chỉ pha đầu ra. Tín hiệu 00, 01, 11 trong cột thứ nhất dùng để mã hóa 3 chu trình riêng biệt giữa a-b, b-c, c-a. Các tín hiệu vào là lệnh nối a hoặc b hoặc c tới đầu ra và tín hiệu chỉ chiều dòng điện, i>0 hoặc i<0. Các ô trống chỉ các trạng thái không thể xảy ra hoặc không cần qua tâm.
5.3.3 Mô phỏng hệ thống điều khiển chuyển mạch
Mạch mô phỏng điều khiển chuyển mạch được xây dựng bằng StateFlow, ghép trong mô hình của MC đã đề cập đến trong chương 4.
Các kết quả mô phỏng được thể hiện trên hình 5.8 với ký hiệu các tín hiệu thu được trên các đồ thị tương ứng. Dạng điện áp dây trên tải uAB cho thấy hầu như các van chuyển mạch mà không gây ra quá điện áp. Dòng điện ra iA có dạng sin cho thấy tính chính xác của việc thực hiện quy luật biến điệu. Các đồ thị
dòng iSaA1, iSaA2 cho thấy IGBT của khóa hai chiều của pha đầu vào a tham gia vào việc tạo nên dòng tải. Đồ thị
dạng điện áp trên van uSaA1, uSaA2 cho thấy sự hoạt động của khóa hai chiều, một lần nữa cũng cho thấy quá áp trên van là rất nhỏ. Kết quả mô phỏng cho thấy tính đúng đắn của
phương pháp và sơđồđiều khiển chuyển mạch.
5.4 Thiết kế mạch lôgic điều khiển chuyển mạch dùng CPLD
Dưới đây trình bày thiết kế mạch lôgic điều khiển, ứng dụng CPLD, là kết quả nghiên cứu tác giả đã công bố trong [38].
5.4.1 Cấu trúc cơ bản của CPLD
Hình 5.9 Cấu trúc chung của CPLD.
Các chip lôgic lập trình được bao gồm các mảng các phần tử lôgic cơ bản như mạch và, mạch hoặc, đảo, các trigơ, (AND, OR, NOT, FLIP-FLOP), có thể nhóm lại được để thiết lập các hàm lôgic theo ý muốn và theo khả năng hỗ
trợ của phần cứng và phần mềm. CPLD (Complex Programmable Logic Device) là các chip lôgic lập trình được có độ tích hợp cao.
Cấu trúc chung của một CPLD, biểu diến trên hình 5.9, bao gồm nhiều khối Logic Block, các đầu vào ra I/O, các tín hiệu điều khiển, tạo các xung
nhịp CLOCK, và đặc biệt là hệ thống GLOBAL BUS. Mỗi Logic Block bao gồm hạt nhân là một macrocell và ma trận khóa lôgic. Hệ thống GLOBAL BUS tiếp nhận tất cả các tín hiệu vào, ra, các tín hiệu phản hồi giữa các macrocell với nhau. Ma trận khóa lôgic có thể tiếp nhận tất cả các tín hiệu trên GLOBAL BUS như là đầu vào của nó. Cấu trúc như vậy tạo nên một độ