Như là 1 nguồn video , cổng video luôn xuất ra toàn bộ dữ liệu của khung hình và truyền tín hiệu điều khiển liên tiếp. Phụ thuộc vào cấu trúc của DMA, cổng video cần ngắt DSP trên 1 trường hoặc khung cơ bản để cho phép nó cập nhật thanh ghi cổng video hoặc tham số DMA. Để làm điều đó, cổng video cung cấp khả năng điều chỉnh trong quá trình hiển thị.
2.3.5.1. Xác định hiển thị và khai báo
Theo thứ tự để cung cấp các tình huống hiển thị khác nhau, cổng video thực hiện hiển thị linh hoạt và hệ thống khai báo. Việc này được thiết lập sử dụng các bit CON, FRAME, DF1 và DF2 trong thanh ghi VDCTL
Bit CON điều khiển hiển thị nhiều trường hoặc khung hình. Khi bit CON=1 hiển thị liên tiếp được cho phép, cổng hiển thị video hiển thị trường ngoài (thừa nhận bit VDEN=1) mà không cần đến sự can thiệp của DSP. Nó dựa vào 1 bộ đêm hiển thị đơn trong bộ nhớ hoặc dựa trên cấu trúc DMA với khả năng đệm vòng quanh để phục vụ bộ hiển thị FIFO. Khi bit CON =0 hiển thị liên tiếp không được phép cổng video thiết lập trường hoặc khung hình hiển thị bit hoàn thành (F1D, F2D hoặc FRMD) trong thanh ghi VDSTAT dựa trên hiển thị của mỗi trường xác định bởi trạng thái của các bit điều khiển (FRAME, CD1 và CD2), Mỗi lầm các bit hoàn thành hiển thị được thiết lập, vi xử lý phải cập nhật tham số DMA thích hợp. Trong trường hợp này cổng video tiếp tục tạo yêu cầu DMA nhưng nó đánh giá ngắt DCNA để xác định tham số DMA thể không được cập nhật và dữ liệu được gửi tới cổng video
Khi 1 trường hoặc 1 khung hình không được cho phép hiển thị, không có sự kiện DMA gửi cho trường và không gửi ra cho nhóm. Cổng video tiếp tục tạo timing cho các trường với giá trị mặc điịnh.
Bốn bit CON, FRAME, DF1 và DF2 mã hóa quá trình hiển thị như sau :
Bảng 2. 7 Mã hóa quá trình hiển thị VDCTL bit
CON FRAME DF2 DF1 Hoạt động
0 0 0 0 Dự trữ
0 0 0 1 Hiển thị không liên tục trường 1.Chỉ hiển thị trường 1. F1D cần được xóa bởi DSP hợac bởi
ngắt DCNA. Còn có thể được sử dụng cho hiển thị khung đơn liên tiếp
0 0 1 0 Hiển thị không liên tục trường 2. Chỉ hiển thị trường 2
0 0 1 1 Hiển thị không liên tục trường 1 và trường 2. Hiển thị cả 2 trường. F1D được thiết lập sau khi hiển thị trường 1. F1D cần được xóa bởi DSP trước khi hiển thị trường tiếp theo hoặc
bởi 1 ngắt DCNA. Tuơng tự với F2D 0 1 0 0 Hiển thị khung không liên tục. Hiển thị cả 2
trương. FRMD được thiết lập sau khi hiển thị trường 2 và thiết lập DCMPx
0 1 0 1 Hiển thị khung không liên tiếp tăng dần. Hiển thị trường 1
0 1 1 0 Dự trữ
0 1 1 1 Hiển thị khung đơn. Hiển thị cả 2 trường. FRMD được thiết lập sau khi hiển thị trường 2 và thiết lập DCMPx
1 0 0 0 Dự trữ
1 0 0 1 Hiển thị trường 1 liên tiếp. Chỉ hiển thị trường 1 . F1D được thiết lập sau khi hiển thị trường 1và thiết lập DCMPx. Không ngắt DCNA 1 0 1 0 Hiển thị trường 2 liên tiếp. Chỉ hiển thị trường
2. F2D được thiết lập sau khi hiển thị trường 2 và thiết lập DCMPx
1 0 1 1 Dự trữ
1 1 0 0 Hiển thị khung liên tiếp. Hiển thị cả 2 trường. FRMD được thiết lập sau khi hiển thị trường 2 và thiết lập DCMPx
1 1 0 1 Hiển thi khung liên tiếp tăng dần. Hiển thị trường 1
1 1 1 0 Dự trữ
1 1 1 1 Dự trữ
2.3.5.2. Tạo sự kiện hiển thị video
Bộ đệm hiển thị FIFO được điền đầy sử dụng DMA được yêu cầu bởi sự kiện DMA. Giá trị VDTHRLD xác định giá trị mà bộ đệm FIFO đầy chỗ để có thể nhận thêm khôi dữ liệu DMA khác. Phụ thuộc vào kích thước của DMA, bộ đệm FIFO sẽ có đủ chỗ để phục vụ nhiều chuyển đổi trước khi tới mức VDTHRLD. Mỗi khi tới ngưỡng 1 sự kiện DMA được tạo ran gay khi bộ đệm FIFO giảm xuống dưới ngưỡng.
Mỗi khi toàn bộ khung dữ liệu được gửi tới FIFO, cổng video cần dừng việc tạo sự kiện cho phép DSP thay đổi DMA. Từ khi việc hiển thị không được hoàn thành, 1 bộ đếm sự kiện (DEVTCT) được cung cấp để theo dõi số lượng sự kiện yêu cầu YEVT. Bộ đếm được nạp giá trị là số lượng sự kiện cần thiết trong hiển thị trường (DISPEVT1 hoặc DISPEVT2) và tăng mỗi khi có sự kiện được yêu cầu. Mỗi khi bộ đếm trở về 0 các sự kiện tiếp theo bị gián đoạn. Tại điểm đầu của trường kế tiếp DEVTCT được nạp và hiển thị sự kiện được cho phép lại.