Khối điều khiển (Control Logic)

5.3 Thiết kế chi tiết của các khối

5.3.3 Khối điều khiển (Control Logic)

Để thực hiện đƣợc các yêu cầu chức năng đƣợc thể hiện ở bảng 5.2-1 và sơ đồ định thời đƣợc thể hiện ở hình 5.2-2, khối điều khiển cần tạo ra 3 tín hiệu nReset, IP_TRACK và DAC_TRACK từ 3 tín hiệu điều khiển nCS, nWR và nCLR nhƣ sau:

nCS nCLR nWR nReset IP_TRACK DAC_TRACK

1 X X 1 0 1

0 0 X 0 0 1

0 1 0 1 1 0

0 1 1 1 0 1

Bảng 5.3.3-1 Bảng chân lý của khối điều khiển

Trong đó:

- nReset = '0' có nghĩa là nội dung thanh ghi đầu vào sẽ bị xóa về 00000000

- IP_TRACK = '1' có nghĩa là thanh ghi đầu vào sẽ đƣợc cập nhật dữ liệu mới (là từ

mã số đầu vào D0 – D7)

- DAC_TRACK = '1' có nghĩa là thanh ghi DAC sẽ đƣợc cập nhật dữ liệu mới (là đầu

ra bộ lập mã thermometer)

Tín hiệu nReset, IP_TRACK lần lƣợt đƣợc nối tới đầu vào nCLR và CLK của

thanh ghi đầu vào. Tín hiệu DAC_TRACK đƣợc nối tới đầu vào CLK của thanh ghi

DAC (khi CLK='0' thì các flip-flop trong thanh ghi sẽ giữ nguyên trạng thái bất kể trạng thái của đầu vào D của nó có thay đổi hay khơng, đó là lý do tại sao tín hiệu

IP_TRACK và DAC_TRACK đƣợc nối tới đầu vào CLK của các thanh ghi)

Từ bảng 5.3.3-1, ta thấy nReset = '0' chỉ khi nCS = '0' và nCLR = '0', nên ta dễ dàng suy ra biểu thức logic của nó:

CLR CS nCLR nCS nCLR nCS set nRe    .  . (5.3.3-1) Trong đó CS nCS , CLRnCLR

Tƣơng tự, tín hiệu IP_TRACK = '1' chỉ khi nCS = '0', nCLR = '1' và nWR = '0', nên ta có: WR nCLR CS nWR nCLR nCS TRACK IP_  . .  . . (5.3.3-2) Trong đó WRnWR

Đối với tín hiệu DAC_TRACK, từ bảng 5.3.3-1 dễ thấy

TRACK IP

TRACK

DAC_  _ (5.3.3-3) Từ (5.3.3-1), (5.3.3-2) và (5.3.3-3), ta có đƣợc sơ đồ mạch của khối này nhƣ ở hình 5.3.3-1

Hình 5.3.3-2 Kết quả mơ phỏng hoạt động của khối điều khiển

Hình 5.3.3-3 Sơ đồ layout của khối điều khiển