Hình 5 .2-1 Sơ đồ khối chức năng của bộ chuyển đổi số-tƣơng tự
Hình 5.3 .9-11 Sơ đồ layout của chip DAC8bit
KẾT LUẬN
Các kết quả đạt đƣợc:
- Luận văn đã trình bày tổng quan bộ chuyển đổi số - tƣơng tự: vị trí, vai trị, các thông số và các kiến trúc cơ bản của bộ chuyển đổi số - tƣơng tự.
- Trình bày các hiểu biết cơ bản về công nghệ bán dẫn CMOS cần thiết cho ngƣời thiết kế: các quy trình sản xuất bán dẫn cơ bản; cấu trúc vật lý, phƣơng pháp layout, mơ hình tính tốn và mơ phỏng của phần tử bán dẫn trong công nghệ CMOS.
- Cuối cùng, luận văn đã đƣa ra một bản thiết kế gần nhƣ hồn chỉnh chíp chuyển đổi số - tƣơng tự 8 bit sử dụng công nghệ CMOS bao gồm các sơ đồ mạch điện, phân tích mạch, kết quả mơ phỏng, và sơ đồ layout.
Hƣớng nghiên cứu tiếp theo:
Thiết kế của một số mạch vẫn chƣa đƣợc tốt lắm nhƣ mạch flip-flop có thể đƣợc thiết kế nhỏ gọn hơn nếu nhƣ sử dụng cấu trúc mạch khác; dòng phân cực của mạch tạo dòng phân cực thay đổi nhiều theo nhiệt độ cũng nhƣ sự biến đổi của công nghệ. Một số thông số của bộ chuyển đổi số - tƣơng tự chƣa đạt yêu cầu thiết kế nhƣ glitch ở đầu ra điện áp tƣơng tự còn lớn, hệ số power supply reject ratio kém, … Vì vậy bản thiết kế cần đƣợc cải tiến để khắc phục những hạn chế đó.
3. Analog Devices Inc (1997), AD7801 Datasheet, Website http://www.analog.com 4. Andrei Valadimirescu (1994), The SPICE Book, John Wiley & Sons, New York 5. Avant! Corporation (2001), Star-Hspice Manual, Website
http://www.avanticorp.com
6. David A.Jonhs (1997), Analog Integrated Circuit Design, John Wiley & Sons, New York
7. Jan M.Rabaey (2003), Digital Integrated Circuits: A Design Perspective, Prentice Hall, New Jersey
8. Paul R.Gray (2001), Analysis and Design of Analog Integrated Circuits, John Wiley & Sons, New York
9. Phillip E.Allen (2002), CMOS Analog Circuit Design, Oxford University Press, New York
10. R. Jacob Baker (1998), CMOS Circuit Design, Layout, and Simulation, IEEE Press, New York
PHỤ LỤC
Phụ lục A. KÍ HIỆU VÀ MƠ HÌNH CỦA CÁC PHẦN TỬ MẠCH ĐIỆN
Hình A-1 Kí hiệu của các phần tử mạch điện
Hình A-1 thể hiện kí hiệu của các phần tử mạch điện đƣợc sử dụng trong phần thiết kế của luận văn. Trong đó hình (a) là kí hiệu của transistor MOS kênh p, (b) là kí hiệu của transistor MOS kên n, (c) là kí hiệu của điện trở pơly trở kháng cao RHP, (d) là kí hiệu của tụ pơly CPP (là loại tụ silíc đa tinh thể - ơxít – silíc đa tinh thể), và (e) là kí hiệu của các liên kết (link). Dƣới đây là thơng tin mơ hình mô phỏng SPICE của chúng, những thông tin này đƣợc cung cấp bởi công ty sản xuất bán dẫn (fabrication company)
Mơ hình transistor MOS kênh n (MNI):
(Mơ hình này theo chuẩn BSIM3v3 [9,10], đƣợc định nghĩa trong HSPICE với tham số mơ hình LEVEL = 49)
.OPTION SCALE=1U TNOM=25
.SUBCKT MNI D G S B L=4 W=4 M=1 GEO=1 .PARAM MM=M WM=W LM=L M1 D G S B MNI W='WM' L='LM' M='MM' + AD='1.9*MAX(WM,1.4)' AS='1.9*MAX(WM,1.4)' +PD='1.9*2+MAX(WM,1.4)*2' PS='1.9*2+MAX(WM,1.4)*2' .ENDS MNI ********************************************************* .MODEL MNI NMOS
+LEVEL=49 *
* GENERAL PARAMETERS *
+LMIN = 6.0E-7 LMAX = 1.0E-4 WMIN = 5.0E-7
+WMAX = 1.0E-4 TREF = 25.0 VERSION = 3.2
+TOX = 1.50E-08 TOXM = 1.50E-08 XJ = 2.0000000E-07 +NCH = 1.6000000E+17 LLN = 0.5000000 LWN = 1.5756161 +WLN = 0.5370212 WWN = 1.5359626 LINT = 1.3000000E-08 +LL = -9.9936400E-21 LW = -1.0000000E-20 LWL = 5.5857230E-21 +WINT = 3.4300000E-08 WL = 1.4127170E-21 WW = 1.0000000E-20 +WWL = -9.7060700E-21 MOBMOD = 1 BINUNIT = 2
* THRESHOLD VOLTAGE PARAMETERS *
+VTH0 = 0.8330 WVTH0 = 5.0000000E-08 PVTH0 = 1.4000000E-14 +K1 = 0.9000000 LK1 = -1.5200000E-07 WK1 = 5.0000000E-08 +PK1 = 8.6000000E-14 K2 = 2.1085400E-02 K3 = -5.9808700E-02 +DVT0 = 2.2000000 DVT1 = 0.9600000 DVT2 = 3.0724090E-03 +DVT0W = 1.9986100E-02 DVT1W = 5.2963190E+06 DVT2W = -6.3484300E-02 +NLX = 1.7761650E-08 W0 = 1.0000000E-06 K3B = 0.3827230
+VFB = -0.7456436 *
* MOBILITY PARAMETERS *
+VSAT = 9.7549080E+04 UA = 1.5000000E-09 LUA = -1.5000001E-16 +WUA = -1.0000000E-16 UB = 4.9000000E-19 UC = 5.1964410E-11 +LUC = 2.0000000E-17 WUC = -3.5000000E-17 RDSW = 1.9293560E+03 +PRWB = 0.1153606 PRWG = -5.4923800E-03 WR = 1.0000000
+U0 = 5.6000000E-02 LU0 = 1.0000000E-08 WU0 = -1.1000000E-08 +PU0 = -1.0200000E-14 A0 = 0.8500000 PA0 = 2.9999999E-13 +KETA = -2.4641559E-03 LKETA = -9.0000000E-09 WKETA = 6.0000000E-09 +PKETA = 2.9999999E-15 A1 = 0.00 A2 = 1.0000000
+AGS = 8.3370000E-02 B0 = 3.1957110E-07 B1 = 7.0862350E-07 *
* SUBTHRESHOLD CURRENT PARAMETERS *
+VOFF = -0.1436638 NFACTOR = 1.0000000 CIT = -6.0000000E-04 +CDSC = 5.0000000E-03 CDSCB = 0.00 CDSCD = 0.00
+ETA0 = 0.00 ETAB = 0.00 DSUB = 1.5396310E-04 *
* ROUT PARAMETERS *
+PCLM = 0.00 LPCLM = 1.0000000E-07 PDIBLC1 = 5.8360300E-02 +PDIBLC2 = 1.800484E-03 PDIBLCB = -0.1185012 DROUT = 0.5929923 +PSCBE1 = 5.250301E+08 PSCBE2 = 5.8103530E-05 PVAG = 1.4497800E-02 +DELTA = 2.9999999E-02 ALPHA0 = 0.00 ALPHA1 = 0.00
*
* TEMPERATURE EFFECTS PARAMETERS *
+KT1 = -0.4000000 KT2 = -1.6000001E-02 PKT2 = 2.3999999E-14 +AT = 1.2000000E+05 LAT = -2.0000000E-02 PAT = 0
+UTE = -1.0000000 UA1 = 6.4000000E-09 WUA1 = -2.0000000E-15 +UB1 = -3.9030500E-18 UC1 = 1.0000000E-10 KT1L = 2.0000000E-08 +PKT1L = -1.9999999E-20 PRT = 7.7348860E-03
* CAPACITANCE PARAMETERS * +CJ = 6.558666E-04 MJ = 0.4202481 PB = 0.8802212 +CJSW = 5.210677E-10 MJSW = 0.1844319 PHP = 0.4057967 +CJGATE = 5.2E-10 TPB = 0 TPBSW = 0 +TCJ = 0 TCJSW = 0 JS = 6.10E-06 +JSW = 0.00 N = 1.0 XTI = 0.00 +CGDO = 7.0E-11 CGSO = 7.0E-11 CGBO = 1.0E-13
+CAPMOD = 2 NQSMOD = 0 ELM = 5
+XPART = 1 CGSL = 0.00 CGDL = 0.00 +CKAPPA = 0.6000000 CF = 0.00 CLC = 1.0000000E-07 +CLE = 0.6000000 DLC = 7.8E-8 DWC = 0 +VFBCV = -1 ACDE = 1 MOIN = 15 +NOFF = 1 VOFFCV = 0 * *********************************************************
Mơ hình transistor MOS kênh p (MP):
(Mơ hình này theo chuẩn BSIM3v3 [9,10], đƣợc định nghĩa trong HSPICE với tham số mơ hình LEVEL = 49)
.OPTION SCALE=1U TNOM=25
.SUBCKT MP D G S B L=4 W=4 M=1 GEO=1 .PARAM MM=M WM=W LM=L M1 D G S B MP W='WM' L='LM' M='MM' + AD='1.9*MAX(WM,1.4)' AS='1.9*MAX(WM,1.4)' +PD='1.9*2+MAX(WM,1.4)*2' PS='1.9*2+MAX(WM,1.4)*2' .ENDS MP .MODEL MP PMOS +LEVEL = 49 * * GENERAL PARAMETERS *
+LMIN = 7.0E-7 LMAX = 1.0E-4 WMIN = 5.0E-7 +WMAX = 1.0E-4 TREF = 25.0 VERSION = 3.2 +TOX = 1.50E-08 TOXM = 1.50E-08 XJ = 2.0000000E-07 +NCH = 1.6000000E+17 LLN = 0.5000000 LWN = 1.5753851 +WLN = 0.5000000 WWN = 0.5000000 LINT = 0.10000E-08 +LL = 1.6963909E-21 LW = -1.0000000E-20 LWL = 5.6213330E-21 +WINT = 1.0000000E-08 WL = 2.8410920E-22 WW = 1.0000000E-20 +WWL = -1.0000000E-20 MOBMOD = 1 BINUNIT = 2
+XL = 0.00 XW = '0.00 LMLT = 1
+WMLT = 1 BINFLAG = 0 DWG = -8.5003690E-09 +DWB = 1.1001190E-08
* DIODE PARAMETERS
+ACM = 3 LDIF = 0.00 HDIF = 6.00E-07 +RSH = 78 RD = 0 RS = 0
+RSC = 0 RDC = 0 *
*
* MOBILITY PARAMETERS *
+VSAT = 5.2241760E+05 UA = 3.6500000E-09 LUA = 3.0000001E-16 +WUA = -3.0000001E-17 UB = 1.0000000E-22 UC = -7.3150300E-11 +RDSW = 2.3872759E+03 PRWB = -1.2514300E-02 PRWG = 0.00
+WR = 1.0000000 U0 = 2.3000000E-02 LU0 = -1.9999999E-09 +WU0 = -5.0000000E-09 PU0 = 2.0000000E-16 A0 = 1.0000000
+LA0 = 3.0000001E-07 KETA = -1.1000000E-02 LKETA = -8.0000000E-09 +WKETA = 1.4000000E-08 A1 = 9.3074300E-02 A2 = 0.02
+AGS = 0.1400000 B0 = 3.0543490E-07 B1 = 2.0279630E-07 *
* SUBTHRESHOLD CURRENT PARAMETERS *
+VOFF = 1.0000000E-02 NFACTOR = 0.9000000 CIT = -1.0000000E-04 +CDSC = -1.0000000E-04 CDSCB = 5.3180850E-04 CDSCD = 0.00
+ETA0 = 0.1734550 ETAB = 0.00 DSUB = 0.5574343 *
* ROUT PARAMETERS *
+PCLM = 5.0000000 PDIBLC1 = 7.5337250 PDIBLC2 = -5.6995490E-03 +PDIBLCB = 2.1676799E-02 DROUT = 0.7503241
+PSCBE1 = 6.8085570E+09 PSCBE2 = 8.5458060E-09
+PVAG = 15.0000000 DELTA = 2.9999999E-02 ALPHA0 = 0.00 +ALPHA1 = 0.00 BETA0 = 30.0000000
*
* TEMPERATURE EFFECTS PARAMETERS *
+KT1 = -0.5000000 KT2 = -3.4000000E-02 AT = 1.000000E+05 +LAT = -0.0010000 WAT = 0.0200000 UTE = -1.5215188 +UA1 = -1.1215430E-09 UB1 = -1.8182300E-18 UC1 = -1.0000000E-10 +KT1L = -7.7894590E-08 PRT = 2.3368699E-03 * * CAPACITANCE PARAMETERS * +CJ = 4.868659E-04 MJ = 0.7962651 PB = 1.041776 +CJSW = 3.99367E-10 MJSW = 0.2076833 PHP = 0.5648831 +CJGATE = 3.99E-10 TPB = 0 TPBSW = 0 +TCJ = 0 TCJSW = 0 JS = 8.00E-06 +JSW = 0.00 N = 1.0 XTI = 0.00 +CGDO = 7E-11 CGSO = 7E-11 CGBO = 1.0E-13 +CAPMOD = 2 NQSMOD = 0 ELM = 5
+CKAPPA = 0.6000000 CF = 0.00 CLC = 1.0000000E-07 +CLE = 0.6000000 DLC = 7.8E-8 DWC = 0 +VFBCV = -1 ACDE = 1 MOIN = 15 +NOFF = 1 VOFFCV = 0 * **************************************************************
Mơ hình điện trở pơly trở kháng cao (RHP):
Điện trở này đƣợc mơ hình nhƣ là một mạch con (subcircuit) tên là RHP, có 3 cực (N1, N2 và PKT). Mạch con này bao gồm 2 điện trở R1, R2 và 3 tụ điện (là tụ điện ký sinh) C1, C2, C3 nhƣ mô tả dƣới đây:
.SUBCKT RHP N1 N2 PKT L=1 W=1 NS=1 R=1 NP=1 .PARAM WM=W NSM=NS RM=R NPM=NP
.PARAM RSHEETHP=2000 DWHP=0 RCHP=14
.PARAM RSHEETHPTT=2000 TC1HP=-2.8588E-3 TC2HP=9.9082E-6
+VC0HP=1.9923E+3 VC1HP=4.9153E-4 VC2HP=-1.6125E-4 CHPSUB=0.095E-15 .PARAM CONTPITCH=1.5 .PARAM RSHEET='RSHEETHP' .PARAM LM='WM*RM*NPM/(NSM*RSHEETHPTT)' .PARAM RVALUE='RSHEET*ABS(LM)/ABS(WM-DWHP)*NSM/NPM' .PARAM RCALC='RVALUE+NSM*RCHP*2/NPM/(WM/CONTPITCH)' C1 N1 PKT '(WM-DWHP)*LM*NSM*NPM*CHPSUB/4' R1 N1 N3 'RCALC/2' TC1='TC1HP' TC2='TC2HP' C2 N3 PKT '(WM-DWHP)*LM*NSM*NPM*CHPSUB/2' R2 N3 N2 'RCALC/2' TC1='TC1HP' TC2='TC2HP' C3 N2 PKT '(WM-DWHP)*LM*NSM*NPM*CHPSUB/4' .ENDS RHP
Mơ hình tụ điện pơly (CPP):
Tụ này đƣợc mơ hình nhƣ một mạch con tên là CPP, có 3 cực (N1, N2 và PKT). Mạch con này gồm 3 tụ trong đó có một tụ chính (tụ C1) đóng vai trị quyết định dung kháng của tụ pôly và hai tụ kí sinh (tụ C1FRINGE và tụ CP).
.SUBCKT CPP N1 N2 PKT C=1 MM=1 .PARAM CSHPP=0.668 .PARAM CSHPPTT=0.668 TC1PP=0 TC2PP=0 VC1PP=0 VC2PP=0 + CP1SUBRATIO='570/4000' CFRINGEPPTT=0.092 .PARAM CVALUE=C MS=MM C1 N1 N2 'MS*CVALUE*CSHPP/CSHPPTT' TC1='TC1PP' TC2='TC2PP' C1FRINGE N1 N2 'MS*SQRT(CVALUE/CSHPPTT*1E-15)*4*CFRINGEPPTT' CP N2 PKT 'MS*CVALUE*CP1SUBRATIO' .ENDS CPP Mơ hình các liên kết LNK1 và LNK2:
RLNK N1 N2 0 .ENDS LNK1
.SUBCKT LNK2 N1 N2 RLNK N1 N2 0
Phụ lục B. CÁC MẪU VẼ THỂ HIỆN CÁC LỚP LAYOUT
Quá trình sản xuất bán dẫn yêu cầu nhiều mask (photomask) khác nhau, mỗi mask tƣơng ứng với một lớp (layer) layout. Ngƣời thiết kế sử dụng phần mềm CAD (Computer Aided Design) để thiết kế các lớp layout này. Tuy nhiên ngƣời thiết kế không cần thiết phải tạo ra tất cả các lớp layout, bởi vì một số lớp layout đƣợc tạo một cách tự động bởi phần mềm CAD. Phần phụ lục này chỉ trình bày các lớp layout cần đƣợc tạo ra bởi ngƣời thiết kế (áp dụng cho công nghệ CMOS 0.6μm đƣợc trình bày trong luận văn này)
Hình B-1 Các mẫu vẽ thể hiện các lớp layout
- M1_TEXT: lớp cho phép ghi văn bản trên METAL1, nhận biết các đầu I/O là METAL1 khi check LVS (Layout versus Schematics), nó khơng phải là 1 layer có vai trị trong quá trình sản xuất bán dẫn.
- DIFF (diffusion): lớp khuếch tán, đƣợc sử dụng để xác định vùng active (define active region). Lớp này kết hợp với lớp PPLUS để xác định vùng bán dẫn P+, kết hợp với lớp NPLUS để xác định vùng bán dẫn N+.
- MRES: định nghĩa cho link (có tên bắt đầu bằng XL trong sơ đồ mạch). Về mặt điện, link chỉ là dây dẫn điện.
- NPLUS: lớp định nghĩa cho vùng bán dẫn N+ .
- VI1: lớp VIA 1, đây là lớp kết nối lớp METAL1 và METAL2. - ME3O: lớp METAL3.
- HR (High Resistance): lớp định nghĩa cho điện trở poly trở kháng cao (điện trở RHP).
- ISOPW (Isolate pwell): lớp cách ly vùng PWELL-nmos với các vùng khác. - NMBURD: lớp định nghĩa cho vùng NMOS (define N-_Buried implant region) - PAD: lớp định nghĩa vùng PAD (define PAD region).
- TEXT: đây là lớp cho phép ghi văn bản để việc xem sơ đồ layout đƣợc dễ dàng hơn, nó khơng phải là 1 layer có vai trị trong q trình sản xuất bán dẫn.
- NWELL: lớp định nghĩa giếng NWELL (define N_Well implant region) cho vùng PMOS và cách ly cho NMOS.
- VIA2: lớp kết nối lớp METAL2 với lớp METAL3. - ME2O: lớp kết nối METAL2.
- M2_TEXT: lớp này đƣợc sử dụng để đặt tên pin I/O trên METAL2, dùng để check LVS, khơng phải là 1 layer có vai trị trong quá trình sản xuất bán dẫn.
Phụ lục C. CÁC QUY TẮC LAYOUT CỦA CÔNG NGHỆ CMOS 0.6μm
Phần phụ lục này trình bày một số quy tắc layout (Layout Rules) cơ bản của công nghệ bán dẫn CMOS 0.6μm của công ty sản xuất bán dẫn UMC (để có thơng tin, truy nhập trang web http://www.umc.com )
- Lớp NBURD:
(Unit: μm)
A. Minimum NBURD Width 2.0
B. Minimum NBURD To NBURD Space 9.0
C. Minimum NBURD Enclosure of DIFFUSION 0.0 D. Minimum NWELL Enclosure of NBURD 3.0 E. Minimum NBURD (outside NWELL) to NWELL Space 7
- Lớp NMBURD:
(Unit: μm)
C. Minimum NWELL To NWELL Space (Non Equal-Potential) 4.0
- Lớp DIFFUSION (DIFF):
(Unit: μm) A. Minimum DIFFUSION Width (Device)
a. NMOS Device 0.6
b. PMOS Device 0.7
B. Minimum DIFFUSION Width (interconnect) 0.6 C. Minimum DIFFUSION To DIFFUSION Space (In the same
Well)
a. N+ DIFFUSION To N+ DIFFUSION Space 1.0 b. P+ DIFFUSION To P+ DIFFUSION Space 1.0 c. N+ DIFFUSION To P+ DIFFUSION Space 1.4
D. Minimum NWELL To N+ DIFFUSION (Outside NWELL) Space 2.0 E. Minimum NWELL Enclosure of N+ DIFFUSION (Inside
NWELL)
1.5
F. Minimum NWELL To P+ DIFFUSION (Outside NWELL) Space 1.0 G. Minimum NWELL Enclosure of P+ DIFFUSION (Inside
NWELL)
2.0
H. Minimum Field Isolation Area 2 μm2
I. Minimum DIFFUSION Area 1 μm2
- Lớp POLY1 (PO1):
(Unit: μm) A. Minimum POLY1 Width for Interconnect 0.8 B. Minimum POLY1 To POLY1 Space or Notch 1.1 C. Minimum POLY1 To Unrelated DIFFUSION Space 1.5 D. Minimum DIFFUSION Overhang of POLY1 2.0
- Lớp POLY2 (PO2):
(Unit: μm)
A. Minimum POLY2 Width for NMOS 0.6
B. Minimum POLY2 Width for PMOS 0.7
C. Minimum POLY2 Width for Interconnect 0.6
D. Minimum POLY2 To POLY2 Spacing 0.6
E. Minimum POLY2 Overhang of DIFFUSION (End Cap) 0.7 F. Minimum POLY2 On Field To DIFFUSION Space 0.2 G. Minimum DIFFUSION Overhang of POLY2 Gate 0.6 H. Minimum POLY2 Width for Analog N/PMOS 1.5 I. Minimum POLY1 Enclosure of POLY2 0.8
J. Minimum POLY2 To POLY1 Space 0.8
K. Maximum POLY2 Capacitor Area 100*100
μm2 L. Maximum POLY2 Area on DIFFUSION 100*100
- Lớp NPLUS (N+):
(Unit: μm) A. Minimum N+ Implant Enclosure of N+ DIFFUSION 0.7 B. Minimum N+ Implant To Other DIFFUSION Space 0.7 C. Minimum N+ Implant To N+ Implant Space 0.7 D. Minimum N+ Implant To POLY1 Space (for HR POLY1) 0.8 E. Minimum N+ Implant Width (for MOS) 0.8
- Lớp PPLUS (P+):
(Unit: μm) A. Minimum P+ Implant Enclosure of P+ DIFFUSION 0.7 B. Minimum P+ Implant To Other DIFFUSION Space 0.7 C. Minimum P+ Implant To P+ Implant Space 0.8 D. Minimum P+ Implant To POLY1 Space (for HR POLY1) 0.8 E. Minimum P+ Implant Width (for MOS) 1.0
- Lớp CONTACT (CONT):
(Unit: μm)
A. CONTACT size for Exact size 0.6*0.6
B. Minimum CONTACT To CONTACT Space for CONTACT 0.6*0.6 μm2
0.6
C. Minimum DIFFUSION Enclosure of CONTACT for CONTACT 0.6*0.6 μm2
0.4
D. Minimum DIFFUSION CONTACT To POLY1/POLY2 Space 0.5 E. Minimum POLY1/POLY2 CONTACT To DIFFUSION Space 0.6 F. Minimum POLY1/POLY2 Enclosure of CONTACT 0.4 G. Minimum POLY1 CONTACT To POLY2 Spacing 0.6
Note: Maximum Current Density is 1.5mA/CONTACT (0.6*0.6 μm2
- Lớp METAL1 (ME1O):
(Unit: μm)
A. Minimum METAL1 Width 0.8
B. Minimum METAL1 To METAL1 Spacing
a. METAL1 Width Equal Or Larger Than 10 μm 1.4 b. METAL1 Width Smaller Than 10 μm 0.7 C. Minimum METAL1 Enclosure of CONTACT
a. CONTACT Size Is 0.6*0.6 μm2 0.4 b. CONTACT Size Larger Than 0.6*0.6 μm2 0.6 c. METAL1 Width is Larger Than 10 μm 1.0
μm
B. Minimum MVIA1 To MVIA1 Space 0.6
C. Minimum MVIA1 Enclosure of MVIA1
a. MVIA1 Size Is 0.7*0.7 μm2 0.4
b. MVIA1 Larger Than 0.7*0.7 μm2 0.6 c. METAL1 Width is Larger Than 10 μm 1.0
D. Minimum MVIA1 To CONTACT Spacing 0
E. Minimum and Maximum MVIA1 Size when both length and width of METAL1 are larger than 50 μm
2.0*2.0 μm2
- Lớp METAL2 (ME2O)
(Unit: μm)
A. Minimum METAL2 Width 0.9
B. Minimum METAL2 To METAL2 Spacing
a. METAL2 Width Smaller Than 10 μm 0.8 b. METAL2 Width Equal Or Larger Than 10 μm 1.4 C. Minimum METAL2 Enclosure of MVIA
a. MVIA1 Size Equal To 0.7*0.7 μm2 0.4 b. MVIA1 Size Larger Than 0.7*0.7 μm2 0.6 c. METAL2 Width is Equal or Larger Than 10 μm 1.0