Bảng 2.6-1 thể hiện giá trị đầu ra của bộ DAC tuần hoàn 6 bit theo từng chu kỳ xung nhịp với từ mã vào là D5D4D3D2D1D0 110101, và VREF=5V
2.7 DAC đƣờng ống (Pipeline DAC)
Bộ chuyển đổi tuần hoàn N bit cần N chu kỳ xung nhịp để hồn thành một sự chuyển đổi. Thay vì đƣa đầu ra trở lại đầu vào mỗi lần, chúng ta có thể mở rộng bộ chuyển đổi tuần hồn thành N tầng, trong đó mỗi tầng thực hiện một bit của sự chuyển đổi. Sự mở rộng của bộ chuyển đổi tuần hoàn tạo nên bộ DAC đƣợc gọi là DAC đƣờng ống [9,10]. Sơ đồ của bộ chuyển đổi đƣợc vẽ ở hình 2.7-1
Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống
Ở đây tín hiệu đƣợc đƣa xuống "đƣờng ống" và trong khi mỗi tầng làm việc trên một sự chuyển đổi, tầng trƣớc có thể bắt đầu xử lý sự chuyển đổi tiếp theo. Vì thế một sự trễ N chu kỳ khởi tạo đƣợc trải qua khi tín hiệu tạo con đƣờng xuống đƣờng ống ở lần đầu tiên. Tuy nhiên, sau sự trễ N chu kỳ đầu tiên này, mỗi sự chuyển đổi chỉ xảy ra ở một chu kỳ xung nhịp.
2 1 REF OUT n OUT
Hoạt động của mỗi tầng trong đƣờng ống có thể đƣợc tóm tắt nhƣ sau: nếu bit vào là 1, cộng VREF tới đầu ra của tầng trƣớc, chia cho 2, và đƣa tới tầng thứ hai. Nếu bit vào là 0, đơn giản chia đầu ra của tầng trƣớc cho 2 và đƣa tới tầng tiếp theo.
Ví dụ hoạt động của bô DAC đƣờng ống 3 bit cho 3 trƣờng hợp từ mã DA 001, 110
B
D và DC 101. Giả sử VREF = 5V.
Tầng đầu tiên sẽ làm việc với các bit LSB của mỗi từ mã, tầng thứ hai sẽ làm việc với các bit ở giữa và tầng cuối cùng sẽ làm việc với các bit MSB. Dựa trên nguyên tắc đƣờng ống, khi bit LSB của từ mã đầu tiên,DA, đƣợc xử lý xong thì bit LSB của từ mã thứ hai,DB, có thể bắt đầu đƣợc xử lý. Tƣơng tự, khi bit LSB của tầng thứ hai đƣợc xử lý xong, bit LSB của từ mã thứ ba,DC, có thể bắt đầu đƣợc xử lý. Chu kỳ chuyển đổi cho tất cả các từ mã sẽ tạo ra ở đầu ra nhƣ thể hiện ở bảng 2.7-1. Những con số đƣợc in đậm thuộc về từ mã đầu tiên,DA, những con số in nghiêng thuộc về từ mã thứ hai, DB, và những con số đƣợc gạch dƣới thuộc về từ mãDC.
Quá trình chuyển đổi của từ mã đầu tiên,DA, cần 3 chu kỳ xung nhịp 1, 2 và 3 để hoàn thành, vOUT cho từ mã DA là 0,625V. Ở chu kỳ xung nhịp thứ 4 ta có vOUT cho từ mã
B
D , vOUT(DB)= 3,75V. Và ở chu kỳ xung nhịp thứ 5 ta có vOUT cho từ mã DC,
) ( C
OUT D
v = 3,125V.
Chu kỳ xung nhịp vOUT(1) vOUT(2) vOUT(3) D0 D1 D2
1 2,5 0 0 1 0 0
2 0 1,25 0 0 0 0
3 2,5 2,5 0,625 1 1 0
4 1,25 3,75 0 1
5 3,125 1
Chƣơng 3 – TỔNG QUAN VỀ CƠNG NGHỆ CMOS
Hai cơng nghệ mạch tích hợp silíc (cơng nghệ bán dẫn sử dụng chất bán dẫn silíc) phổ biến nhất là cơng nghệ MOS và công nghệ lƣỡng cực (bipolar). Bên trong mỗi họ này là các nhóm con nhƣ đƣợc minh họa ở hình 3-1[9]. Trong nhiều năm, cơng nghệ mạch tích hợp silicon chiếm ƣu thế là công nghệ lƣỡng cực, đƣợc minh chứng với sự phát triển nở rộ của các IC khuếch đại thuật toán và họ IC số TTL (transistor- transistor logic). Đến đầu những năm 1970, công nghệ NMOS (n-channel MOS: transistor kênh n) là công nghệ đƣợc chọn cho phần lớn các thiết kế mạch MOS tƣơng tự và số. Đến đầu những năm 1980, thế giới mạch tích hợp VLSI chuyển sang sử dụng công nghệ CMOS gate silicon và công nghệ này đã trở thành công nghệ chiếm ƣu thế cho các thiết kế tín hiệu trộn (mixed-signal design) và mạch số VLSI suốt từ đó đến nay. Gần đây, cơng nghệ kết hợp cả công nghệ CMOS và công nghệ lƣỡng cực, đƣợc gọi là công nghệ BiCMOS, đƣợc phát triển. Nó có đƣợc ƣu điểm của cả hai cơng nghệ đó là tốc độ cao của công nghệ lƣỡng cực và mật độ tích hợp lớn của công nghệ CMOS. Công nghệ BiCMOS đƣợc xác nhận là thành công cả về mặt cơng nghệ và mặt thị trƣờng.
Hình 3-1 Phân loại cơng nghệ mạch tích hợp sử dụng chất bán dẫn silíc
3.1 Các quy trình sản xuất bán dẫn MOS cơ bản
Công nghệ bán dẫn đƣợc dựa trên một số bƣớc công nghệ, chúng là phƣơng tiện để chế tạo các phần tử bán dẫn. Để hiểu quy trình chế tạo bán dẫn cần thiết phải hiểu các bƣớc công nghệ này. Chúng bao gồm ôxi hóa (oxidation), khuếch tán
đƣợc nuôi theo hƣớng tinh thể <100> hoặc <111>. Sau quá trình ni ta thu đƣợc đơn tinh thể có dạng hình trụ và có đƣờng kính 75-300mm và độ dài 1m. Các tinh thể hình trụ này đƣợc cắt mỏng thành các miếng mỏng, gọi là wafer, có độ dày 0,5-0,7mm và kích cỡ là 100-150mm. Trong q trình ni, tinh thể đƣợc pha tạp (dope) với tạp chất loại n hoặc loại p để tạo ra đế (substrate) loại p hay đế loại n. Các đế này là vật liệu ban đầu cho quy trình sản xuất bán dẫn. Mức độ pha tạp của đế xấp xỉ 1015
nguyên tử tạp chất/cm3, tƣơng đƣơng với điện trở suất là 3-5 Ω.cm với đế loại n và 14-16 Ω.cm với đế loại p.
Hình 3.1-1 Wafer bán dẫn
Một lựa chọn khác là thay vì bắt đầu với wafer silíc pha tạp thấp, có thể sử dụng wafer đƣợc pha tạp mạnh, có một lớp epitaxi pha tạp thấp trên bề mặt của nó. Mặc dù wafer có lớp epitaxi đắt hơn, chúng có thể cung cấp một số lợi ích nhƣ giảm độ nhạy cảm với latch-up và giảm nhiễu (interference) giữa các mạch số và mạch tƣơng tự trong các mạch tích hợp tín hiệu trộn (mixed-signal integrated circuit)
3.1.1 Ơxi hóa (Oxidation)
Bƣớc cơ bản đầu tiên của q trình chế tạo mạch tích hợp là ơxi hóa. Ơxi hóa là q trình trong đó một lớp ơxít silic (SiO2) đƣợc hình thành trên bề mặt của wafer. Ơxít phát triển trên cả phía trong và phía trên của bề mặt wafer nhƣ chỉ ra ở hình 3.1-2.
Hình 3.1-2 Sự ơxi hóa
Thơng thƣờng khoảng 56% độ dày oxít là ở trên bề mặt gốc trong khi đó khoảng 43% là ở dƣới bề mặt gốc. Có hai kỹ thuật ơxi hóa là kỹ thuật ơxi hóa khơ và kỹ thuật ơxi hóa ƣớt. Thơng thƣờng, độ dày lớp ơxít biến đổi từ 150 Angstrom (1 Angstrom=10- 10m) to 10000 Angstrom cho trƣờng ơxít (tạo cách ly điện giữa các phần tử trong mạch bán dẫn). Sự ơxi hóa xảy ra ở nhiệt độ từ 700 đến 1100 oC, độ dày lớp ơxít tỉ lệ thuận với nhiết độ sử dụng cho q trình oxi hóa.
3.1.2 Khuếch tán (Diffusion)
Bƣớc cơ bản thứ hai là khuếch tán. Khuếch tán trong vật liệu bán dẫn là sự di chuyển của nguyên tử tạp chất ở bề mặt của vật liệu vào trong mạng tinh thể của vật liệu, tạo nên các vùng bán dẫn có loại hạt dẫn và nồng độ hạt dẫn mong muốn. Khuếch tán xảy ra ở dải nhiệt độ 800-1400 oC. Profile mật độ tạp chất trong bán dẫn là hàm của mật độ tạp chất trên bề mặt bán dẫn và thời gian chất bán dẫn đƣợc đặt trong mơi trƣờng nhiệt độ cao. Có hai cơ chế khuếch tán cơ bản, chúng đƣợc phân biệt bởi nồng độ của tạp chất ở bề mặt của chất bán dẫn. Một loại khuếch tán giả sử rằng có một nguồn vơ hạn tạp chất ở bề mặt (N0 cm-3) trong toàn bộ thời gian tạp chất đƣợc cho phép khuếch tán. Profile tạp chất cho nguồn tạp chất vô hạn nhƣ một hàm của thời gian khuếch tán đƣợc cho ở hình 3.1-3(a). Loại khuếch tán thứ hai giả sử rằng có một nguồn hữu hạn tạp chất ở bề mặt của vật liệu. Ở thời điểm t=0, giá trị này là N0. Tuy nhiên khi thời gian
tăng, nồng độ tạp chất ở bề mặt bán dẫn giảm nhƣ thể hiện ở hình 3.1-3(b). (Chú ý NB là nồng độ tạp chất trƣớc khuếch tán của bán dẫn)
Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu hạn
3.1.3 Cấy ion (Ion Implantation)
Đây là bƣớc xử lý đƣợc sử dụng rộng rãi trong sản xuất các phần tử MOS. Cấy ion là quy trình trong đó các ion của tạp chất đƣợc tăng tốc bởi một trƣờng điện tới một vận tốc cao và cƣ trú trong vật liệu bán dẫn. Độ sâu thâm nhập trung bình của các ion tạp chất biến đổi từ 0,1 tới 0,6 μm, phụ thuộc vào vận tốc và góc tại đó ion đập vào wafer. Quy trình cấy ion làm phá hủy cấu trúc mạng tinh thể của bán dẫn, để lại nhiều ion khơng tích cực về hoạt động điện. Vì vậy sau khi cấy ion, wafer bán dẫn sẽ trải qua quy trình tơi (annealing) trong đó nhiệt độ của wafer đƣợc tăng tới khoảng 800 oC để cho phép các ion di chuyển tới các vị trí tích cực về hoạt động điện trong mạng tinh thể bán dẫn.
Cấy ion có thể đƣợc sử dụng để thay thế cho quy trình khuếch tán bởi vì mục đích của cả hai quy trình đều là chèn tạp chất vào trong vật liệu bán dẫn. Cấy ion có một số ƣu
điểm so với khuếch tán nhiệt. Một ƣu điểm là điều khiển chính xác nồng độ tạp chất với độ chính xác trong dải ±5%. Vì thế cấy ion đƣợc sử dụng để điều chỉnh điện áp ngƣỡng của thiết bị MOS hoặc tạo các điện trở chính xác. Ƣu điểm thứ hai là cấy ion đƣợc thực hiện ở nhiệt độ phòng. Ƣu điểm thứ ba là cấy ion có thể cấy qua một lớp mỏng, không yêu cầu làm sạch bề mặt wafer trƣớc khi cấy. Trong khi đó quy trình khuếch tán u cầu bề mặt wafer phải sạch, khơng có lớp ơxít silic (SiO2) hoặc silicon nitride (Si3N4). Cuối cùng, cấy ion cho phép kiểm soát profile của các tạp chất đƣợc cấy.
3.1.4 Lắng đọng (Deposition)
Quy trình lắng đọng là phƣơng tiện trong đó màng của các vật liệu khác nhau có thể đƣợc lắng đọng trên wafer. Những màng này có thể đƣợc lắng đọng sử dụng một số kỹ thuật , những kỹ thuật này bao gồm lắng đọng bởi sự bay hơi (evaporation), phún xạ (sputtering) và lắng đọng hơi hóa học (chemical-vapor deposition: CVD). Trong kỹ thuật bay hơi, một vật liệu ở thể rắn đƣợc đặt trong chân khơng và đƣợc nung nóng cho đến khi nó bay hơi.Các phân tử bay hơi đập vào wafer có nhiệt độ thấp hơn và ngƣng tụ lại thành một màng rắn trên bề mặt wafer. Độ dày của vật liệu lắng đọng đƣợc quyết định bởi nhiệt độ và khoảng thời gian sự bay hơi đƣợc cho phép xảy ra (thƣờng độ dày là 1μm). Kỹ thuật phún xạ sử dụng các ion điện tích dƣơng để bắn phá cathode, cathode đƣợc bao phủ bởi vật liệu cần đƣợc lắng đọng. Vật liệu đích hay vật liệu bị bắn phá đánh bật bởi sự truyền động lƣợng trực tiếp và lắng đọng trên wafer, các wafer đƣợc đặt trên anode. Phún xạ thƣờng đƣợc thực hiện trong môi trƣờng chân khơng. Lắng đọng hơi hóa học (CVD) sử dụng một q trình trong đó một màng đƣợc lắng đọng bởi phản ứng hóa học hoặc sự phân ly nhiệt phân ở pha khí, nó xảy ra ở vùng xung quanh wafer. Kỹ thuật CVD đƣợc sử dụng để lắng đọng silic đa tinh thể (polysilicon), ơxít silic (SiO2) hoặc nitríc silic (Si3N4). Thông thƣờng lắng đọng hơi hóa học đƣợc thực hiện ở áp suất khí quyển, nó cúng có thể đƣợc thực hiện ở áp suất thấp hơn để tăng tính khuếch tán. Kỹ thuật này đƣợc gọi là lắng đọng hơi hóa học áp suất thấp (low-pressure chemical-vapor deposition: LPCVD).
3.1.5 Ăn mòn (Etching)
Ăn mịn là quy trình loại bỏ vật liệu khơng đƣợc bảo vệ khỏi bề mặt wafer.
Hai đặc tính quan trọng của quy trình ăn mịn là tính lựa chọn (selectivity) và tính khơng đẳng hƣớng (anissotropy). Tính lựa chọn là đặc tính của sự ăn mịn trong đó chỉ lớp mong muốn bị ăn mịn mà khơng ảnh hƣởng tới lớp bảo vệ và lớp ở dƣới.
4 (b). Nhƣ minh họa, sự thiếu tính lựa chọn đối với mask đƣợc cho bởi độ lớn của a. Thiếu tính lựa chọn đối với lớp ở dƣới đƣợc cho bởi độ lớn b. Độ lớn của c thể hiện mức độ không đẳng hƣớng. Các vật liệu thƣờng đƣợc ăn mòn bao gồm silic đa tinh thể, ơxít silic nitric silic và nhơm.
Hình 3.1-4 (a) Trước quy trình ăn mịn (b) Sau quy trình ăn mịn
Có hai kỹ thuật ăn mòn cơ bản là ăn mòn ƣớt (wet etching) và ăn mịn khơ (dry etching). Kỹ thuật ăn mòn ƣớt sử dụng các hóa chất để loại bỏ vật liệu cần đƣợc ăn mịn. Axít hydrofluoric (HF) đƣợc sử dụng để ăn mịn ơxít silic; axít phosphoric (H3PO4) đƣợc sử dụng để loại bỏ nitric silic (Si3N4); axít nitric (HNO3), axít acetic hoặc hydrofluoic đƣợc sử dụng để loại bỏ silíc đa tinh thể (polysilicon); potassium hydroxide đƣợc sử dụng để ăn mịn silíc; và hỗn hợp axít phosphoric đƣợc sử dụng để ăn mịn kim loại. Ăn mòn khơ hoặc ăn mịn plasma sử dụng các khí bị iơn hóa, các khí này đƣợc làm cho tích cực hóa học bởi một plasma RF. Ăn mịn khơ rất tƣơng tự với
phún xạ (sputtering) và thực tế cùng thiết bị có thể đƣợc sử dụng. Ăn mịn khơ đƣợc sử dụng cho công nghệ siêu hiển vi vì nó đạt đƣợc profile khơng đẳng hƣớng (khơng cắt dƣới).
3.1.6 Quang khắc (Photolithography)
Các quy trình chế tạo bán dẫn cơ bản đƣợc nói ở trên chỉ đƣợc áp dụng tới các phần đƣợc lựa chọn của wafer ngoại trừ quy trình ơxi hóa và lắng đọng. Sự lựa chọn các vùng này đƣợc thực hiện bằng một quy trình gọi là photolithography. Photolithography là quy trình truyền một bức ảnh từ một photomask hay cơ sở dữ liệu máy tính (computer database) tới một wafer. Các thành phần cơ bản của photolithography là vật liệu cảm quang (photoresist material) và photomask, photomask đƣợc sử dụng để loại bỏ một số diện tích của vật liệu cảm quang bằng tia cực tím (ultraviolet), trong khi đó bảo vệ phần cịn lại của wafer. Mạch tích hợp bao gồm một số lớp khác nhau chồng lên nhau (lớp kim loại; lớp bán dẫn nhƣ silic đa tinh thể, n+, p+,…; và lớp cách điện SiO2,…) để hình thành các thiết bị hoặc phần tử của mạch tích hợp. Mỗi lớp đƣợc xác định vật lý nhƣ là một tập các dạng hình học (tạo ra mask)
Chất cảm quang (photoresist) là một polymer hữu cơ có đặc tính có thể thay đổi khi đƣợc chiếu trong ánh sáng cực tím. Chất cảm quang đƣợc phân thành chất cảm quang âm (negative photoresist) và chất cảm quang dƣơng (positive photoresist). Chất cảm quang dƣơng đƣợc sử dụng để tạo một mặt lạ (mask) ở đó các mẫu (pattern) tồn tại (nơi photomask chắn sáng tia cực tím). Cảm quang âm tạo một mặt lạ nơi các mẫu không tồn tại (nơi mà photomask cho phép tia cực tím đi qua). Bƣớc đầu tiên của quy trình quang khắc là phủ chất cảm quang lên bề mặt đƣợc lấy mẫu. Chất cảm quang đƣợc phủ lên wafer và wafer đƣợc quay với tốc độ vài nghìn vịng/phút để phân tán chất cảm quang đều khắp bề mặt wafer. Độ dày của chất cảm quang chỉ phụ thuộc vào vận tốc quay của wafer. Bƣớc thứ hai là "nƣớng nhẹ" (soft bake) wafer để hòa tan (drive off) các dung môi (solvent) trong chất cảm quang. Bƣớc tiếp theo là chiếu tia cực tím vào wafer. Sử dụng chất cảm quang dƣơng, những diện tích đƣợc chiếu tia cực tím sẽ đƣợc loại bỏ bởi dung mơi. Ngƣợc lại, nếu chất cảm quang âm đƣợc sử dụng thì phần diện tích đƣợc chiếu tia cực tím sẽ trở thành trơ với dung mơi và phần diện tích cịn lại sẽ bị loại bỏ. Q trình phơi sáng (exposing) rồi loại bỏ có lựa chọn chất cảm quang đƣợc gọi là developing. Các wafer sau quá trình developing sẽ đƣợc "nƣớng mạnh" (hard bake) ở nhiệt độ cao hơn chất cảm quang còn lại bắm chặt vào wafer. Phần diện tích có chất cảm quang sẽ đƣợc bảo vệ khỏi sự phá hủy của plasma hoặc các axít trong q trình ăn mịn. Khi chức năng bảo vệ của nó đƣợc hồn thành, chất cảm