3.3.1 Tụ điện (Capacitor)
Các tụ điện chất lƣợng cao thƣờng đƣợc yêu cầu khi thiết kế các mạch tích hợp tƣơng tự. Chúng đƣợc sử dụng nhƣ các tụ bù trong các thiết kế mạch khuếch đại, các thành phần quyết định hệ số khuếch đại trong các mạch khuếch đại điện tích (charge amplifier), các thành phần quyết định dải thông trong các bộ lọc gm/C, thành phần tích trữ điện tích trong các bộ lọc tụ chuyển mạch (switched-capacitor filter) và các bộ chuyển đổi số-tƣơng tự, v.v... Để đƣợc sử dụng trong các ứng dụng này, các tụ điện cần có những tính chất sau:
- Độ chính xác mattching tốt - Hệ số phụ thuộc điện áp thấp
- Tỉ số cao của dung kháng mong muốn trên dung kháng kí sinh - Dung kháng trên một đơn vị diện tích cao
- Sự phụ thuộc vào nhiệt độ thấp
Công nghệ CMOS tƣơng tự phân biệt với công nghệ CMOS số bởi sự cung cấp các tụ điện thỏa mãn các tiêu chuẩn trên. Đối với các công nghệ analog nhƣ vậy, về cơ bản có 3 loại tụ để sử dụng. Một loại tụ MOS, đƣợc tạo thành sử dụng môt trong những lớp kết nối (interconnect) sẵn có (lớp kim loại hoặc lớp silic đa tinh thể) ở trên lớp silíc kết tinh đƣợc tách riêng bởi một điện mơi (lớp ơxít silic SiO2). Hình 3.3-1(a) thể hiện một ví dụ của loại tụ này sử dụng silíc đa tinh thể làm bản cực phía trên. Để có đƣợc tụ điện có hệ số phụ thuộc điện áp thấp, bản cực phía dƣới của tụ phải đƣợc pha tạp mạnh (tƣơng tự nhƣ ở drain và source). Dung kháng đạt đƣợc khi sử dụng kĩ thuật này tỉ lệ nghịch với độ dày của ơxít gate. Giá trị điển hình đối với cơng nghệ 0.8μm (công nghệ cho phép chiều dài kênh, L, của transistor MOS nhỏ nhất là 0,8μm) đƣợc cho trong bảng 3.3-1. Tụ điện này đạt đƣợc một dung kháng cao trên đơn vị diện tích và chất lƣợng matching tốt, nhƣng có một dung kháng kí sinh phụ thuộc điện áp khơng nhỏ tới đế (substrate).
Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ơxít – kênh (b) Silíc đa tinh thể - ơxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor)
Loại tụ MOS thứ hai đƣợc tạo thành bằng sự cung cấp một lớp silíc đa tinh thể (polysilicon) nữa ở trên lớp silíc đa tinh thể cực gate (hai lớp silíc đa tinh thể đƣợc tách riêng bởi 1 lớp điện mơi). Một ví dụ của tụ điện 2 lớp silíc đa tinh thể đƣợc minh họa
trong hình 3.3-1(b). Điện mơi đƣợc tạo thành bởi một lớp ơxít mỏng. Tụ điện này thỏa mãn tất cả các điều kiện ở trên cho ứng dụng analog. Giá trị điển hình của tụ điện loại này trong công nghệ 0.8μm đƣợc cho trong bảng 3.3-1.
Loại tụ điện thứ ba đƣợc minh họa trong hình 3.3-1(c). Tụ điện này đƣợc tạo thành bằng cách đặt một giếng loại n phía dƣới một transistor kênh n. Nó tƣơng tự nhƣ tụ điện ở hình 3.3-1(a) ngoại trừ bản mặt dƣới (là giếng loại n) có điện trở suất cao hơn nhiều. Bởi vì thực tế này, nó khơng đƣợc sử dụng trong các mạch, nơi mà hệ số phụ thuộc điện áp thấp là quan trọng. Tụ điện này thƣờng đƣợc sử dụng khi một bản của tụ đƣợc nối tới đất (hoặc VSS). Nó có tỉ số dung kháng trên đơn vị diện tích rất cao, có thể đƣợc matching tốt, và nó có sẵn trong tất cả các cơng nghệ CMOS bởi vì nó khơng u cầu thêm một bƣớc công nghệ hoặc mask nào khác nữa.
Đối với các mạch số, yêu cầu về chất lƣợng của tụ không cần cao nhƣ các mạch tƣơng tự vì thế các tụ có thể tạo thành bởi 2 hay nhiều lớp kết nối (interconnect). Hình 3.3-2 minh họa một số sơ đồ khác nhau để tạo các tụ điện với một, hai hay ba lớp kim loại (metal)
Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc
(b) Cấu trúc các bản cực theo chiều ngang
Trong hình 3.3-2(a), các tụ điện đƣợc tạo thành theo hƣớng thẳng đứng, sử dụng các lớp ơxít ở giữa làm lớp điện mơi của tụ. Tụ điện đƣợc tạo thành từ 4 lớp (M3, M2, M1 và Poly) đạt đƣợc tỉ số dung kháng mong muốn trên dung kháng kí sinh cao nhất trong khi đó tụ 2 lớp (M2 and M1) đạt đƣợc tỉ số này thấp nhất. Khi các công nghệ chuyển hƣớng về phía giảm độ rộng đƣờng và tốc độ cao hơn, lớp ơxít giữa các đƣờng kim loại (metal) tăng, không gian cho phép giữa các đƣờng kim loại giảm. Đối với các công nghệ nhƣ vậy, các tụ điện ngang đƣợc tạo thành bởi cùng một lớp có thể hiệu quả hơn các tụ dọc khác lớp. Ví dụ các tụ ngang cùng lớp đƣợc minh họa ở hình 3.3-2(b). So sánh với các tụ polysilicon-ơxít-polysilicon, thì những tụ điện này có dung kháng trên đơn vị diện tích và tỉ số dung kháng mong muốn trên dung kháng kí sinh thấp hơn. Độ chính xác matching của các tụ này là 1-2% và hệ số điện áp thấp. Giá trị điển hình của các tụ loại này trong cơng nghệ 0.8μm đƣợc đƣa trong bảng 3.3-1.[9]
Loại phần tử Dải giá trị Độ chính xác
matching Hệ số nhiệt độ Hệ số điện áp
Tụ poly/poly 0,8 - 1,0 fF/μm2 0,05% 50 ppm/oC 50 ppm/V Tụ MOS 2,2 – 2.7 fF/μm2 0,05% 50 ppm/oC 50 ppm/V Tụ M1 - poly 0,021 – 0,025 fF/μm2 1,5% Tụ M2 – M1 0,021 – 0,025 fF/μm2 1,5%
Tụ M3 – M2 0,021 – 0,025 fF/μm2 1,5% Điện trở khuếch tán P+ 80 – 150 Ω/□ 0,4% 1500 ppm/ o C 200 ppm/V Điện trở khuếch tán N+ 50 – 80 Ω/□ 0,4% 1500 ppm/ o C 200 ppm/V Điện trở poly 20 – 40 Ω/□ 0,4% 1500 ppm/oC 100 ppm/V Điện trở giếng n 1 – 2 kΩ/□ 8000 ppm/oC 10k ppm/V
(ppm: percent per million)
Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS 0.8μm
3.3.2 Điện trở (Resistor)
Các điện trở trong công nghệ CMOS bao gồm điện trở khuếch tán (diffused resistor), điện trở silíc đa tinh thể (polysilicon resistor), điện trở giếng n (hoặc giếng p).
Điện trở khuếch tán đƣợc tạo thành bằng việc sử dụng vùng khuếch tán source hoặc drain và đƣợc thể hiện ở hình 3.3-3(a). Điện trở vng (sheet resistance) của loại điện trở này trong công nghệ nonsalicided thƣờng trong dải 50-150 Ω/□. Đối với công nghệ salicide, là 5-15 Ω/□. Các điện trở khuếch tán có hệ số phụ thuộc điện áp 100-500 ppm/V (ppm: percent per million)
Điện trở silíc đa tinh thể đƣợc vẽ trong hình 3.3-3(b). Điện trở này đƣợc bao quanh bởi lớp ơxít dày và có điện trở vng trong dải 30-200 Ω/□, phụ thuộc vào mức độ pha tạp.
Điện trở giếng n (n-well) đƣợc vẽ trong hình 3.3-3(c), đƣợc tạo thành từ dải giếng n, tiếp xúc ở cả hai đầu cuối với vùng khuếch tán n+ ở drain/source. Loại điện trở này có điện trở vuông trong dải 1-10 kΩ/□, và có hệ số phụ thuộc điện áp cao. Trong các trƣờng hợp khơng u cầu độ chính xác cao nhƣ sử dụng làm điện trở kéo (pull-up resistor) hoặc điện trở bảo vệ (protection resistor), cấu trúc này rất hữu ích.
Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n